[发明专利]FIFO数据传输方法及FIFO存储装置

说明书

本发明涉及一种FIFO数据传输方法及FIFO存储装置，属于数字电路设计领域，所述方法包括：每当转换模块输出非满信号且第一逻辑模块输出非空信号时，都会自动产生对前一级FIFO的读请求和对转换模块的写请求，形成数据搬移，使用寄存器优化RAM输出结构的时序性能，使用转换模块调整数据传输时序，转换模块也是先进先出的结构，依次输出写入的数据。本发明通过转换模块使FIFO在输出端口呈现“读使能作为取走数据的通知”的特性，使得读FIFO的数据输出延迟达到最低，可以减少关键路径相邻寄存器间逻辑延迟、隔离读使能信号与RAM读地址计算逻辑、有效优化FIFO时序、降低后端电路布线难度。

技术领域

本发明涉及数字集成电路设计技术领域，尤其是涉及一种FIFO数据传输方法及FIFO存储装置。

背景技术

随着数字电子系统设计规模的扩大，芯片集成度、复杂度以及功能需求的增加，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。

FIFO（First In First Out）是一种采用环形存储结构的先入先出的存储器，使用双端口存储器存放数据，双端口存储器具有独立的读写端口，一端供处于写时钟域的数据发送方写入数据，另一端供处于读时钟域的数据接收方读出数据。而采用FIFO来作不同时钟域数据传递的缓冲区，既可以使不同时钟域数据传递的时序要求变得宽松，又可以提高传递效率，因此，FIFO电路在数字电路系统中的应用越来越广泛。

常规的基于RAM的FIFO结构如图1所示，来自逻辑模块（Logic）的读指针（rdaddr）未经寄存直接输入RAM，RAM的输出数据（dout）也未经寄存直接输出。该结构的读使能信号与地址耦合，读使能信号逻辑通路如图2所示。如果FIFO的地址位宽为N，即FIFO的深度是2N，那么读使能信号（rden）经过的加法器（Adder）和数值比较器（Comparator）的位宽均为N+1，因此该结构的rden路径逻辑时延较大，不利于提高主频。并且，该结构的dout与RAM的寻址逻辑直接输出，因此dout端口时序也较差；而在后端布局布线实现过程中，如图3所示，RAM常需要集中布局，因此间接导致FIFO的dout端口时序更差，后端布线难度较大。

随着集成电路技术的发展，工艺特征尺寸不断缩小，芯片集成度与频率不断提高，FIFO作为跨时钟域传递数据的重要模块，需要尽可能优化端口时序，以满足集成电路芯片设计越来越严苛的时序要求。但是，常规的基于RAM的FIFO结构由于其端口时序较差、关键路径时延较长，导致后端布线难度增加，工作频率难以提高，因此，亟需设计一种高性能的先入先出FIFO结构。

发明内容

本发明目的一是提供一种FIFO数据传输方法，具有减少关键路径相邻寄存器间逻辑延迟、有效优化FIFO时序及降低后端电路布线难度的特点。

本发明的上述发明目的一是通过以下技术方案得以实现的：

一种FIFO数据传输方法，应用于FIFO存储装置，包括：

每当转换模块输出非满信号且第一逻辑模块输出非空信号时，都会自动产生对前一级FIFO的读请求和对所述转换模块的写请求，形成数据搬移；

RAM模块根据所述第一逻辑模块发送的读指针读出当前地址存储的数据，并通过寄存器在下一个时钟周期将寄存处理的数据写入所述转换模块；在数据搬移过程中使用寄存器优化所述RAM模块输出结构的时序性能，使用所述转换模块调整数据传输时序；

所述转换模块也是先进先出的结构，依次输出写入的数据。