[发明专利]基于层次化测试向量的高效测试方法

权利要求书

1.一种基于层次化测试向量的高效测试方法，其特征在于，所述方法包括：根据待测试的互连路径所属的电路结构将待测试的互连路径分为K个不同的层次结构，K≥2，第一个层次结构包括若干个第一结构单元，第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元，k为参数且2≤k≤K，第K个层次结构中的每个结构单元为一条互连路径；

激励产生电路针对各个层次结构生成测试序列，各个测试序列的总序列长度相同且均与待测试的互连路径的总数相等，针对第一个层次结构产生H₁个测试序列且每个测试序列中包括H₁个测试向量，H₁个测试序列内部的H₁个测试向量依次串行移位；针对第k个层次结构产生H_k个测试序列、H_k个测试序列中对应于同一个第k-1结构单元的各个测试向量依次串行移位；所述激励产生电路共产生个测试序列并对产生的每个测试序列进行测试激励传输从而对待测试的互连路径进行测试。

2.根据权利要求1所述的高效测试方法，其特征在于，第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同或不同，则针对第k个层次结构产生的测试序列的数量为H_k＝max(A_k-1)，其中，A_k-1表示第k-1个层次结构中的各个第k-1结构单元分别包括的第k结构单元的数量，max(A_k-1)表示取A_k-1的各个值中的最大值。

3.根据权利要求2所述的高效测试方法，其特征在于，当第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同时，针对第k个层次结构产生的H_k个测试序列中每个测试序列分别包括H_k×H_k-1个测试向量形成H_k-1个测试组，每个测试组分别对应第k-1个层次结构中的一个第k-1结构单元，每个测试组中包括H_k个测试向量且各个测试组中的H_k个测试向量均相同。

4.根据权利要求1所述的高效测试方法，其特征在于，若干个激励产生电路获取相同的总控制逻辑，每个激励产生电路对应一个层次结构参数，所述层次结构参数包括K个参数编号，各个激励产生电路对应的层次结构参数不同；各个所述激励产生电路根据自身的层次结构参数以及获取到的所述总控制逻辑循环遍历并产生共个测试序列。

5.根据权利要求1-4任一所述的高效测试方法，其特征在于，待测试的互连路径为多裸片FPGA内部的互连路径，所述激励产生电路位于所述多裸片FPGA内部，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，所述硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片上包括逻辑资源模块、硅堆叠连接模块以及连接点引出端，每个所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述硅堆叠连接点配置为所述FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，所述硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；所述硅连接层内部布设有跨裸片连线，不同FPGA裸片中的连接点引出端之间通过所述硅连接层内的跨裸片连线相连；

每个FPGA裸片内部还通过逻辑资源模块配置形成有JTAG边界扫描链以及所述激励产生电路，所述JTAG边界扫描链连接至各个输入硅堆叠连接点和输出硅堆叠连接点，所述激励产生电路通过内置的JTAG边界扫描链将产生的每个测试序列传输到各个输入硅堆叠连接点从而实现对互连路径的激励传输。

6.根据权利要求5所述的高效测试方法，其特征在于，所述多裸片FPGA内部包括D个FPGA裸片，每个FPGA裸片内部均包括R个时钟域，每个时钟域内共包括C列输入硅堆叠连接点，每列输入硅堆叠连接点对应M个激励产生电路，每个激励产生电路对应连接N个输入硅堆叠连接点；则所述多裸片FPGA中的所有互连路径共形成五个不同的层次结构且所述多裸片FPGA内部的激励产生电路共产生D+R+C+M+N个测试序列。