[发明专利]三维半导体存储器件

说明书

公开了一种三维半导体存储器件，该三维半导体存储器件包括：衬底，包括单元阵列区域和连接区域；堆叠，包括顺序地堆叠在衬底上的第一堆叠和第二堆叠，该堆叠在堆叠连接区域上具有阶梯结构，第一堆叠和第二堆叠中的每一个包括竖直地堆叠在衬底上的导电图案；以及接触插塞，设置在连接区域上并分别耦接至导电图案。每个接触插塞的底表面位于相应的导电图案的顶表面和底表面之间。在每个堆叠中，当从相应的导电图案的顶表面测量时，每个接触插塞的凹陷深度在导电图案的堆叠方向上单调变化。与第一堆叠的最上导电图案和第二堆叠的最下导电图案耦接的接触插塞具有离散的凹陷深度。

相关申请的交叉引用

本专利申请要求于2019年9月26日在韩国知识产权局递交的韩国专利申请No.10-2019-0119075的优先权，其全部内容通过引用合并于此。

技术领域

本发明构思涉及三维半导体存储器件，具体涉及一种具有高可靠性和高集成密度的三维半导体存储器件。

背景技术

期望/需要更高集成度的半导体器件以满足消费者对优异性能和/或便宜价格的需求。在半导体器件的情况下，由于它们的集成度是确定产品价格的重要因素，所以提高集成度是特别期望/需要的。因此，近来已经提出包括三维布置的存储单元的三维半导体存储器件。

发明内容

本发明构思的一些示例实施例提供了一种具有改善的可靠性的三维半导体存储器件。

根据本发明构思的一些示例实施例，一种三维半导体存储器件可以包括：衬底，包括单元阵列区域和连接区域；堆叠，包括第一堆叠和第二堆叠，第一堆叠和第二堆叠顺序地堆叠在衬底上，该堆叠在连接区域上具有阶梯结构，阶梯结构的多个阶梯在第一方向上减小，第一堆叠和第二堆叠中的每一个包括竖直地堆叠在衬底上的导电图案；以及接触插塞，在连接区域上并分别耦接至第一堆叠和第二堆叠的导电图案。每个接触插塞的底表面在相应的一个导电图案的顶表面和底表面之间。在第一堆叠中，相邻的接触插塞的凹陷深度在第一方向上单调变化，该凹陷深度是从相应的一个导电图案的顶表面测量的。在第二堆叠中，相邻的接触插塞的凹陷深度在第一方向上单调变化，该凹陷深度是从相应的一个导电图案的顶表面测量的。凹陷深度变化以在第一堆叠和所述第二堆叠中彼此相邻的接触插塞之间具有弯折。

根据本发明构思的一些示例实施例，一种三维半导体存储器件，包括：衬底，包括单元阵列区域和连接区域；堆叠，包括依次堆叠在衬底上的第一堆叠和第二堆叠，该堆叠在连接区域上具有阶梯结构，第一堆叠和第二堆叠中的每一个包括竖直且交替地堆叠在衬底上的绝缘图案和导电图案；平坦化绝缘层，覆盖堆叠的阶梯结构并且具有基本平坦的顶表面，绝缘图案的部分与平坦化绝缘层直接接触；第一接触插塞，在连接区域上并穿透平坦化绝缘层，并且分别耦接至第一堆叠的导电图案；以及第二接触插塞，在连接区域上并且分别耦接至第二堆叠的导电图案。第一接触插塞和第二接触插塞中每一个的底表面位于相应的一个导电图案的顶表面和底表面之间。第一接触插塞中每一个的凹陷深度在导电图案的堆叠方向上单调变化，该凹陷深度是从第一堆叠的相应的一个导电图案的顶表面测量的。第二接触插塞中每一个的凹陷深度在导电图案的堆叠方向上单调变化，该凹陷深度是从第二堆叠的相应的一个导电图案的顶表面测量的。第一接触插塞和第二接触插塞中的相邻接触插塞的凹陷深度变化以具有弯折，第一接触插塞和第二接触插塞中的相邻接触插塞的凹陷深度是从相应的一个导电图案的顶表面测量的。