[发明专利]全加器、芯片和计算装置

权利要求书

1.一种全加器，其特征在于，包括：

多个初级逻辑单元以及至少一个次级逻辑单元，其中，各个初级逻辑单元的输出端至少连接到所述至少一个次级逻辑单元中的第一次级逻辑单元的输入端，

所述多个初级逻辑单元包括：

第一初级逻辑单元，被配置为基于输入到所述全加器的第一输入信号A、第二输入信号B以及进位输入信号C_in生成第一中间信号M；

第二初级逻辑单元，被配置为基于第一输入信号A、第二输入信号B以及进位输入信号C_in生成第二中间信号N；以及

第三初级逻辑单元，被配置为基于第一输入信号A、第二输入信号B以及进位输入信号C_in生成进位相关信号C，并且

所述第一次级逻辑单元被配置为基于第一中间信号M、第二中间信号N以及进位相关信号C生成所述全加器的和数输出信号SUM。

2.根据权利要求1所述的全加器，其特征在于，各个初级逻辑单元的输出信号或对该输出信号求反后的反相输出信号相对于该初级逻辑单元的输入信号的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

3.根据权利要求1所述的全加器，其特征在于，第一次级逻辑单元的输出信号或对该输出信号求反后的反相输出信号相对于第一次级逻辑单元的输入信号的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

4.根据权利要求1所述的全加器，其特征在于，其中第一中间信号M、第二中间信号N与进位相关信号C中的至少一部分信号在时间上是同步的。

5.根据权利要求1所述的全加器，其特征在于，还包括延时构件，用于使第一中间信号M、第二中间信号N与进位相关信号C在时间上是同步的。

6.根据权利要求1所述的全加器，其特征在于，所述至少一个次级逻辑单元还包括第二次级逻辑单元，

其中，第三初级逻辑单元的输出端连接到第二次级逻辑单元的输入端，并且

第二次级逻辑单元被配置为基于进位相关信号C生成所述全加器的进位输出信号C_out。

7.根据权利要求1所述的全加器，其特征在于，所述进位相关信号C被输出作为所述全加器的进位输出信号C_out。

8.根据权利要求6所述的全加器，其特征在于，其中

第一初级逻辑单元进行的逻辑运算能够表达为：M＝ABC_in；

第二初级逻辑单元进行的逻辑运算能够表达为：N＝A+B+C_in；

第三初级逻辑单元进行的逻辑运算能够表达为：以及

第一次级逻辑单元进行的逻辑运算能够表达为：SUM＝M+NC。

9.根据权利要求6所述的全加器，其特征在于，其中

第二次级逻辑单元进行的逻辑运算能够表达为：

10.根据权利要求7所述的全加器，其特征在于，其中

第一初级逻辑单元进行的逻辑运算能够表达为：

第二初级逻辑单元进行的逻辑运算能够表达为：

第三初级逻辑单元进行的逻辑运算能够表达为：C＝AB+(A+B)C_in；以及

第一次级逻辑单元进行的逻辑运算能够表达为：

11.一种芯片，其特征在于，所述芯片包括根据权利要求1-10中任一项所述的全加器。

12.一种计算装置，其特征在于，所述计算装置包括根据权利要求11所述的芯片。