[发明专利]一种基于电路性能的多裸片结构FPGA的布局方法

说明书

本发明公开了一种基于电路性能的多裸片结构FPGA的布局方法，涉及FPGA领域，该方法将一个大的用户输入网表切割为多个小的子网表，确保每个裸片可以有足够的资源对各个小的子网表进行布局，在固定所有IO口的位置后，对裸片之间的信号连接关系进行电路性能分析确定其关键指数，根据其关键指数在裸片上选定连接点形成与其匹配的连接路径并添加虚拟加力点，然后基于虚拟加力点对相应连接点的牵引作用和指定位置的IO口的牵引作用对各个裸片进行单裸片布局，裸片间相互牵引且利用电路性能更优的连接路径排布形成电路性能较差的信号连接关系，可以使得整个多裸片结构FPGA整体电路性能趋于最优。

技术领域

本发明涉及FPGA技术领域，尤其是一种基于电路性能的多裸片结构FPGA的布局方法。

背景技术

现场可编辑逻辑门阵列(Field Programmable Gate Array，FPGA)是一种通用型的可编程逻辑器件，用户可以根据需要对FPGA进行灵活配置从而实现不同的电路功能。在进行FPGA电路设计时，用户首先根据需要实现的电路功能编写电路硬件描述语言并将其转换成相应的用户输入网表，然后根据用户输入网表对FPGA芯片进行布局布线。FPGA芯片的逻辑资源数量需要满足用户输入网表的逻辑资源需求，因此随着用户设计的不断扩大，FPGA芯片的逻辑资源规模也必须相应增长，但随着芯片规模的增大，芯片加工难度也越来越高、芯片生长良率也越来越低。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于电路性能的多裸片结构FPGA的布局方法，本发明的技术方案如下：

一种基于电路性能的多裸片结构FPGA的布局方法，该多裸片结构FPGA包括硅连接层及层叠设置在硅连接层上的若干个FPGA裸片，每个FPGA裸片上设置有若干个与FPGA裸片内部信号通路相连接的连接点引出端，每个FPGA裸片中的连接点引出端通过硅连接层内的跨裸片连线连接任意一个其他FPGA裸片的连接点引出端实现FPGA裸片间的互连，方法包括：

获取用户输入网表，根据各个FPGA裸片包含的逻辑资源数量将用户输入网表切割为若干个相连的子网表，子网表与FPGA裸片一一对应且每个FPGA裸片上的逻辑资源数量满足对应的子网表的逻辑资源需求；

根据每个FPGA裸片对应的子网表将FPGA裸片上的IO口排布在指定位置；

对用户输入网表进行电路性能分析，按照各个子网表之间的各组信号连接关系的电路性能确定各组信号连接关系的关键指数，信号连接关系的电路性能越差、对应的关键指数越高；

对于任意两个FPGA裸片对应的两个子网表之间的各组信号连接关系，根据各组信号连接关系的关键指数在两个FPGA裸片上分别选定逻辑单元布局位置作为连接点构成用于形成各组信号连接关系的各组连接点，信号连接关系的关键指数越高、对应的一组连接点通过硅连接层形成的连接路径的电路性能越好；

对于任意两个FPGA裸片之间的任意一组连接点，根据一组连接点在两个FPGA裸片上分别选定连接点引出端添加虚拟加力点形成一组连接点对应的一组虚拟加力点；

在完成各个FPGA裸片的IO口、连接点和虚拟加力点的配置后，对于每个FPGA裸片，按照FPGA裸片对应的子网表利用力导向布局算法模型基于FPGA裸片上虚拟加力点对相应连接点的牵引作用和指定位置的IO口的牵引作用对FPGA裸片进行布局。

其进一步技术方案为，电路性能分析包括时序分析，信号连接关系和连接路径的电路性能为时延长度，时延越短、电路性能越好；

则对用户输入网表进行电路性能分析，按照各个子网表之间的各组信号连接关系的电路性能确定各组信号连接关系的关键指数，包括：

基于时序约束条件通过静态时序分析STA确定各组信号连接关系的时间余量，信号连接关系的时延越长、时间余量越小；