[发明专利]一种抗单粒子瞬态与翻转寄存器及串并转换芯片

说明书

本发明涉及一种抗单粒子瞬态与翻转寄存器及串并转换芯片，该寄存器包括：三抽头寄存器模块、三模冗余投票单元、第一延时滤波单元、第二延时滤波单元，第二延时滤波单元延迟时间至少为第一延时滤波单元延迟时间的两倍；寄存器的输入端与三抽头寄存器模块的第一至第三输入信号端均连接，一路直接连接，一路通过第一延时滤波单元连接，一路通过第二延时滤波单元连接；三抽头寄存器模块的第一至第三输出信号端分别与三模冗余投票单元第一至第三投票输入信号端连接，一路直接连接，一路通过第一延时滤波单元连接，一路通过第二延时滤波单元连接。本发明采用了基于三节点互锁存储的三抽头寄存器模块，可有效提高寄存器抗单粒子瞬态和翻转的能力。

技术领域

本发明涉及寄存器技术领域，尤其涉及一种抗单粒子瞬态与翻转寄存器及串并转换芯片。

背景技术

宇航用集成电路广泛应用于各类卫星、航天飞船等飞行器中，集成电路的可靠性和容错能力是决定航天活动成功与否的关键。不同于地表环境，太空环境中存在大量的宇宙射线和粒子轰击，对带有数字逻辑门的集成电路器件会产生单粒子瞬态(SET)和单粒子翻转(SEU)等误触发动作，导致逻辑运算失败，最终使系统运行故障。在数字集成电路中，最重要的逻辑门单元为寄存器，因其需要长时间存储数字比特状态，极易受到单粒子瞬态与翻转的影响，导致寄存器数字逻辑状态产生瞬间毛刺或跳变。

目前，为了减轻或消除单粒子瞬态与翻转给寄存器电路带来的影响，可通过单粒子加固技术在系统级和芯片级两个层次进行处理。系统级处理主要是采用系统冗余和容错机制实现的软硬件组合进行单粒子加固。芯片级处理则是针对单个集成电路本身的单粒子加固处理，主要是针对整体芯片电路和逻辑门电路单元中的敏感路径和锁存结构进行特殊处理。整体芯片电路处理，如在串并转换芯片的时钟和复位等路径中加入多路冗余，可防止单一支路引入的毛刺导致寄存器误触发或误锁存。而针对单个寄存器逻辑门电路单元处理，也研制出了三模冗余和双节点互锁存储单元(DICE)等结构，以对抗单粒子翻转导致的逻辑输出错误。然而，这两种结构虽能在一定程度上抵抗单粒子事件的发生，但仍然存在一定的弱点：三模冗余结构需要时钟刷新，否则当重粒子轰击累积至三个锁存单元中的两个锁存单元电路发生翻转，则会发生逻辑输出异常，而DICE结构虽然原理上能抵御单粒子翻转，但实际环境中，当遭遇多个位错时，仍有概率会发生单粒子翻转，且传统的单粒子结构也无法抵御单粒子瞬态效应输出的毛刺。因此，在极端可靠性要求情形下，仍需要加入芯片电路结构或系统上的冗余措施，如采用时钟刷新带三模冗余的三个DICE寄存器结构等，但这种方式大量浪费了数字逻辑单元的芯片面积，且动态功耗也会增大。

发明内容

本发明的目的是针对上述至少一部分不足之处，提供一种抗单粒子瞬态与单粒子翻转的寄存器结构。

为了实现上述目的，本发明提供了一种抗单粒子瞬态与翻转寄存器，包括：三抽头寄存器模块、三模冗余投票单元和延时滤波单元；其中，延时滤波单元包括第一延时滤波单元、第二延时滤波单元，所述第二延时滤波单元的延迟时间至少为所述第一延时滤波单元的延迟时间的两倍；

所述三抽头寄存器模块具有第一至第三输入信号端、第一至第三时钟信号端、第一至第三复位信号端和第一至第三输出信号端，基于三节点互锁存储实现传输相同的逻辑电平；

所述抗单粒子瞬态与翻转寄存器的输入端与所述三抽头寄存器模块的第一至第三输入信号端均连接，其中，所述抗单粒子瞬态与翻转寄存器的输入端与三抽头寄存器模块的第一输入信号端直接连接，与三抽头寄存器模块的第二输入信号端通过一个所述第一延时滤波单元连接，与三抽头寄存器模块的第三输入信号端通过一个所述第二延时滤波单元连接；

所述三抽头寄存器模块的第一至第三输出信号端分别与所述三模冗余投票单元的第一至第三投票输入信号端连接，其中，所述三抽头寄存器模块的第一输出信号端与第一投票输入信号端直接连接，所述三抽头寄存器模块的第二输出信号端与第二投票输入信号端通过一个所述第一延时滤波单元连接，所述三抽头寄存器模块的第三输出信号端与第三投票输入信号端通过一个第二延时滤波单元连接；