[发明专利]半导体器件的制造方法

说明书

本发明提供了一种半导体器件的制造方法，在利用掩膜层刻蚀半导体衬底而形成有源区之后，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面，该弧形曲面的纵剖形状介于椭圆弧和圆弧之间，其最大理想值可以为圆弧，此时，当现有设计规则定义有源区的线宽为A时，本发明改良后的有源区的弧形曲面所对应的表面弧长介于A和3.14A之间，有效沟道宽度被显著增大，根据导通电流与有效沟道宽度成正比的关系，器件的导通电流随之被显著增大，进而能有效提高器件速度和性能。此外，在将所述有源区的顶部表面修整为弧形曲面后仍保留有掩膜层，以在后续利用掩膜层来打开绝缘隔离层，简化工艺，节约成本。

技术领域

本发明涉及半导体器件的制造技术领域，特别涉及一种半导体器件的制造方法。

背景技术

平面半导体器件的技术发展遵循摩尔定律向前演进，更低的功耗和更高的速度成为目前平面半导体器件技术发展的主旋律。而对于逻辑电路，MOS晶体管的导通电流与其有效沟道长度成反比，因此提高逻辑电路的速度的方式通常是降低MOS晶体管的有效沟道长度，由此，逻辑电路一路演进到现今的5纳米工艺。

以代码型闪存为例，请参考图1所示，代码型闪存的编程(Program)是采用热电子注入方式(Hot Electron Injection)来实现，具体地，编程时，在其存储单元的晶体管的栅端上施加电压Vg＝8～10V，源端接地(即源端电压Vs＝0V)，而且为了克服单晶硅(即漏端)和二氧化硅(即栅介质层)之间3.2eV的势垒高度，在漏端上必须施加高于3.2V的漏端电压Vd，例如Vd＝3.5～4.5V，才能使漏端和沟道形成的漏结靠近栅极的地方产生热电子，且产生的热电子能得到足够的能量而穿越势垒。但是，定量的漏端电压Vd限制了代码型闪存的沟道长度进一步微缩的可能性，而有效沟道长度不能进一步降低，就导致代码型闪存的存储单元的导通电流Idsat难以提高。

而重复擦写次数是代码型闪存的关键性能指标。其中，某存储单元处于编程态和擦除态的区分，以该存储单元的导通电流Idsat大小来判定。如图2所示，如果存储单元的导通电流Idsat大于某一个特定值Iref，则判定为擦除态；若存储单元的导通电流Idsat小于这个特定值Iref，则判定为编程态。由于重复擦写会导致存储单元性能退化，进而导致擦除态下存储单元的导通电流Idsat的降低，这会使得下一代技术t-1的辨识窗口Dt-1远小于上一代技术t的辨识窗口Dt。

所以为了保证十万次重复擦写，用于判定编程态和擦除态的辨识窗口必须足够大。而过小的辨识窗口会导致下一代技术t-1的重复擦写次数指标不达标，所以在不增加器件尺寸的前提下，为了保持使下一代技术t-1能够保持上代技术t的关键性能指标，增加存储单元的导通电流Idsat成为关键因素。

也就是说，不改变现有设计规则的前提下，如何增大晶体管的导通电流，以提高器件速度和性能，成为亟待解决的技术问题之一。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，在不改变现有设计规则的前提下，能够增大器件导通电流，提高器件速度和性能。

为实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：

S1，提供半导体衬底，在所述半导体衬底上形成掩膜层；

S2，对所述掩膜层和所述半导体衬底进行有源区刻蚀，以在所述半导体衬底中形成多个有源区，相邻有源区之间形成有沟槽；

S3，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面；

S4，在所述沟槽中填充绝缘隔离层，且所述绝缘隔离层还暴露出剩余的掩膜层的顶面；

S5，去除所述掩膜层，并回刻蚀所述绝缘隔离层，以形成沟槽隔离结构。

可选地，在所述步骤S1中，在所述半导体衬底上形成掩膜层之前，还对所述半导体衬底进行热氧化，以形成衬垫氧化层。