[发明专利]半导体元件的制造方法

说明书

本发明提供一种半导体元件及其制造方法，其中的制造方法包括提供具有数个堆叠结构的基底，并在堆叠结构之间涂布流体材料，然后去除部分流体材料，以形成露出部分堆叠结构的牺牲层。在露出的堆叠结构的侧壁形成多个介电间隙壁，并完全去除上述牺牲层，再在基底上形成覆盖堆叠结构的介电层，并在介电间隙壁以下的两个堆叠结构之间具有空气间隙。本发明能通过降低沟槽的高宽比而完成隙填充，并同时形成能避免栅极间耦合效应发生的空气间隙。

本发明是一件分案申请，原申请的申请日为：2015年02月15日；原申请号为：201510081575.5；原发明创造名称为：半导体元件及其制造方法。

技术领域

本发明涉及一种半导体制程，尤其涉及一种具有空气间隙的半导体元件及其制造方法。

背景技术

随着半导体元件发展到纳米世代后，面临到的困难愈来愈多，譬如随着线宽缩小、线路密度增加等情况，在图案精确度与制程控制方面都有严峻的考验。

举例来说当制程进入35纳米世代后，不单只有线路宽度被缩小，线路间的距离也随之缩小。尤其是当线路间的沟槽的高宽比过高时，往往会产生隙填充不易的问题。此外，如要搭配金属硅化制程，则会发现沟槽内的介电层高度不均的问题，这估计是因为隙填充困难，所以有些沟槽内的介电层中有孔洞产生，进而导致回蚀这些介电层后，有孔洞的部位形成坑洞。另外，因为线路宽度变小，在介电层的隙填充过程中还可能受应力影响而发生线路弯折的问题。

发明内容

本发明提供一种半导体元件，具有能避免栅极间耦合效应发生的空气间隙。

本发明另提供一种半导体元件的制造方法，能通过降低沟槽的高宽比而完成隙填充，并同时形成空气间隙。

本发明的一种半导体元件，包括基底、多个堆叠结构、介电层以及多个介电间隙壁。基底上具有上述堆叠结构，介电层则位于堆叠结构之间，其中两个堆叠结构之间具有空气间隙。至于介电间隙壁是位于空气间隙以上的堆叠结构的侧壁与介电层之间。

在本发明的一实施例中，上述堆叠结构之间的沟槽的高宽比例如大于11。

在本发明的一实施例中，上述介电间隙壁之间的沟槽的高宽比例如在7～11之间。

在本发明的一实施例中，上述介电层是拉伸氧化物以及上述介电间隙壁是压缩氧化物。

在本发明的一实施例中，上述介电层是压缩氧化物以及上述介电间隙壁是拉伸氧化物。

在本发明的一实施例中，上述介电间隙壁的材料包括低温氧化物。

在本发明的一实施例中，上述每个堆叠结构包括浮动栅极、位于浮动栅极上的栅间介电层、位于栅间介电层上的字符线、与位于字符线上的顶盖层。

在本发明的一实施例中，上述栅间介电层位于介电间隙壁的下方。

在本发明的一实施例中，上述栅间介电层与介电间隙壁的底部同平面。

本发明的一种半导体元件的制造方法，包括提供具有多个堆叠结构的基底，并在堆叠结构之间涂布流体材料，然后去除部分流体材料，以形成露出部分堆叠结构的牺牲层。在露出的堆叠结构的侧壁形成数个介电间隙壁，并完全去除上述牺牲层，再在基底上形成覆盖堆叠结构的介电层，并在介电间隙壁以下的两个堆叠结构之间具有空气间隙。

在本发明的另一实施例中，形成上述介电间隙壁的步骤包括在露出的堆叠结构上共形地形成一层低温氧化物层，再回蚀刻低温氧化物层，直到暴露出上述牺牲层。

在本发明的另一实施例中，上述每个堆叠结构包括浮动栅极、形成于浮动栅极上的栅间介电层、形成于栅间介电层上的字符线、与形成于字符线上的顶盖层。

在本发明的另一实施例中，上述牺牲层的厚度控制在使牺牲层的顶面在栅间介电层的位置以上。