[发明专利]适用于用户装置存取的垃圾收集

说明书

本发明涉及适用于用户装置存取的垃圾收集。论述了用于针对主机存取存储器装置的模式调适所述存储器装置中的垃圾收集GC的系统和方法。所述主机存取模式可以由所述装置处于不含活跃主机存取的闲置状态的频繁程度来表示。示例性存储器装置包含存储器控制器，用于在指定时间窗口期间追踪闲置周期计数，并且用于根据所述闲置周期计数调节由GC操作释放的存储器空间的量。所述存储器控制器也可以根据在所述指定时间窗口期间的所述闲置周期计数在单层级单元SLC高速缓冲存储器与多层级单元MLC存储装置之间动态地重新分配存储器单元的一部分。

技术领域

本发明大体上涉及存储器装置，且更确切地说涉及存储器装置中的垃圾收集操作。

背景技术

通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。除其它之外，易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)。除其它之外，非易失性存储器可以当不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPoint^TM存储器。

快闪存储器被用作广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低电力消耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。两种常见类型的快闪存储器阵列架构包含NAND和NOR架构，所述架构以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置在矩阵中。在实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每个存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。

传统的存储器阵列是布置在半导体衬底的表面上的二维(2D)结构。为了针对给定面积增大存储器容量且减小成本，已减小个体存储器单元的大小。然而，个体存储器单元的大小的减小存在技术限制，并且因此2D存储器阵列的存储器密度也存在技术限制。作为响应，正在研发三维(3D)存储器结构，例如3D NAND架构半导体存储器装置，以进一步增大存储器密度且降低存储器成本。

NOR和NAND架构半导体存储器阵列两者均可以通过解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，则所选择的存储器单元就可将其数据值放置于位线上，从而取决于特定单元被编程所处的状态而引起不同的电流流动。在NAND架构半导体存储器阵列中，高偏置电压可施加到漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每个群组的未经选择的存储器单元的栅极的字线，以使每个群组的未经选择的存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。电流随后从源极线通过每个串联耦合的群组流动到位线，仅受每个群组中的所选择的存储器单元限制，从而使所选择的存储器单元的当前经编码数据值置于位线上。