[发明专利]超低功耗查找表电路

说明书

超低功耗查找表电路，涉及集成电路技术，本发明包括控制电路和并列的第一选择器组和第二选择器组，两个选择器组的输出端连接到公共输出端；每一选择器组中，包括一个A级传输门和并列的两个选择器支路，两个选择器支路的输出端皆连接到A级传输门的输入端，A级传输门的输出端作为该选择器组的输出端；本发明具有超高内部信号完整性(50％占空比)和超低功耗的特点。

技术领域

本发明涉及集成电路技术。

背景技术

查找表(LUT)是FPGA内部最基本的单元，也是FPGA最核心的组成部分之一，主要用于实现最基本的组合逻辑功能。FPGA内部的查找表(LUT)数量巨大，所以查找表(LUT)的性能和功耗直接决定FPGA的整体性能和功耗，特别针对65nm及其以下工艺节点而言，FPGA的内部信号完整性和低功耗的设计挑战越来越大。

由于传统FPGA的工艺特征尺寸较大、集成度规模较小，FPGA对内部查找表(LUT)输出信号的占空比和功耗要求不高，所以传统FPGA内部的查找表(LUT)在输出信号占空比和功耗方面不必须进行特殊处理，也能满足FPGA的整体参数指标要求。

传统的FPGA查找表(LUT)电路结构，一般由传输门、反相器等电路组成，其电路结构中的MOS管均采用常规阈值器件(RVT)。由于常规阈值器件的功耗是高阈值器件(HVT)的十倍甚至更高，所以查找表(LUT)的功耗较高，不利于当前亿门级FPGA器件的集成。

随着FPGA的工艺特征尺寸越来越小(28nm以下)、集成度规模迈向亿门级，如何在保证FPGA器件功能和信号完整性的前提下、有效地降低FPGA器件的功耗，一直是FPGA用户最关心的问题、FPGA厂商最大的设计挑战。

发明内容

本发明所要解决的技术问题是，提出一种同时满足超高内部信号完整性(50％占空比)和超低功耗的全新查找表(LUT)结构，通过电路的分级优化和多阈值CMOS管组合的设计技术，在降低功耗的同时显著提升查找表输出信号完整性，使查找表(LUT)输出信号的占空比达到或接近50％。

本发明解决所述技术问题采用的技术方案是，超低功耗查找表电路，其特征在于，包括控制电路和并列的第一选择器组和第二选择器组，两个选择器组的输出端连接到公共输出端；

每一选择器组中，包括一个A级传输门和并列的两个选择器支路，两个选择器支路的输出端皆连接到A级传输门的输入端，A级传输门的输出端作为该选择器组的输出端；

每一选择器支路中，包括一个与非门、一个B级传输门和并列的两个选择器模块，两个选择器模块的输出端皆连接到与非门的第一输入端，与非门的输出端接B级传输门的输入端，B级传输门的输出端作为该选择器支路的输出端；

每一选择器模块中，包括一个C级传输门和并列的两个选择器单元，两个选择器单元的输出端皆连接到C级传输门的输入端，C级传输门的输出端作为该选择器模块的输出端；

每一选择器单元中，包括一个D级传输门和并列的至少两个信号接入电路，信号接入电路的输出端皆连接到D级传输门的输入端，D级传输门的输出端作为该选择器单元的输出端；

所述信号接入电路包括信号接入传输门，信号接入传输门的输入端为信号输入端，输出端为信号接入电路的输出端；

所述控制电路包括：

A级传输门控制电路，连接到各个A级传输门的控制端，用于实现A级传输门的择一开启；

B级传输门控制电路，连接到各个B级传输门的控制端，用于实现同一选择器组中B级传输门的择一开启；

C级传输门控制电路，连接到各个C级传输门的控制端，用于实现同一选择器支路中C级传输门的择一开启；