[发明专利]一种半导体测试结构及其形成方法

说明书

本申请提供一种半导体测试结构及其形成方法，所述半导体测试结构包括衬底，所述衬底上包括：第一接触结构；第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体测试结构及其形成方法。

背景技术

对于3D封装的存储器以及背面入射的成像芯片而言，晶圆键合和硅通孔互连工艺是必不可少的。为了监测器件的电学特性是否因为键合等工艺而产生影响，我们通常需要对测试单元的正面和背面分别进行电学测量。

然而，目前能同时实现正面和背面测试的测试单元存在需要更大的芯片面积等问题，因此，有必要提供一种更有效、更可靠的技术方案。

发明内容

本申请提供一种半导体测试结构及其形成方法，可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。

本申请的一个方面提供一种半导体测试结构，包括衬底，所述衬底包括第一表面，所述第一表面上包括：第一接触结构；第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。

在本申请的一些实施例中，所述第一层内互连结构与所述第二层内辅助连接结构通过第一层间连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构通过第一层间连接结构电连接。

在本申请的一些实施例中，所述第三层内互连结构与所述第二层内互连结构通过第二层间连接结构电连接，所述第三层内互连结构与所述第二层内辅助连接结构通过第二层间连接结构电连接。

在本申请的一些实施例中，所述衬底包括第二表面，所述第二表面上包括焊垫，所述焊垫与所述第一接触结构电连接。

在本申请的一些实施例中，所述焊垫通过第二接触结构与所述第一接触结构电连接，所述第二接触结构贯穿所述衬底。

在本申请的一些实施例中，所述半导体测试结构还包括：第一绝缘层，位于所述衬底第一表面，所述第一接触结构贯穿所述第一绝缘层。

在本申请的一些实施例中，所述第一绝缘层为至少一层绝缘层构成的堆栈结构。

在本申请的一些实施例中，所述第一绝缘层包括氮化硅层和氧化硅层，其中，所述氮化硅层位于所述衬底第一表面，所述氧化硅层位于所述氮化硅层表面。

本申请的另一个方面还提供一种半导体测试结构的形成方法，包括：提供衬底，所述衬底包括第一表面；在所述第一表面上形成第一接触结构；在所述第一接触结构上形成第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；在所述第一层内互连结构和第一层内辅助连接结构上形成第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；在所述第二层内互连结构和第二层内辅助连接结构上形成第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。