[发明专利]前瞻识别潜在不可校正的误差校正存储器单元和现场对策

说明书

提供了存储器设备和操作方法。设备具有块，块的每一个包含非易失性储存元件。非易失性储存元件中的每一个储存表示元素数据的阈值电压。设备还包含一个或多个管理电路，其配置为在擦除操作中擦除块中的至少一个并在编程操作中编程元素数据。一个或多个管理电路还配置为，将块中的多个前瞻地识别为潜在坏的块，并对块中的被识别为潜在坏的块的多个块选择性地施加压力，并且基于选择性地施加压力之后的判断，确定潜在坏的块是否应从擦除和编程操作被止用且被置于增长的坏块池，还是释放到用于擦除和编程操作的正常块池。

技术领域

本申请涉及非易失性存储器设备和非易失性存储器设备的操作。

背景技术

本章节提供关于本公开相关联的技术的背景信息，并且因此不一定是现有技术。

半导体存储器用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其他装置中。电可擦除可编程只读存储器(EEPROM)和闪速存储器是最常见的非易失性半导体存储器。

一些非易失性存储器采用浮置栅极，该浮置栅极定位在半导体衬底中的沟道区域并与之绝缘。浮置栅极定位在源极区与漏极区之间。控制栅极被提供在浮置栅极之上并与之绝缘。晶体管的阈值电压由保持在浮置栅极上的电荷量控制。例如，在晶体管被导通以允许其源极与漏极之间的传导之前，必须施加到控制栅极的最小电压量由浮置栅极上的电荷水平控制。

一些非易失性存储器采用电荷捕获层来储存信息。一个这样的示例具有氧化物-氮化物-氧化物(ONO)区，其中氮化物(例如，SiN)充当电荷捕获层以储存信息。当这样的存储器单元被编程时，电子储存在电荷捕获层中。

非易失性存储器可以具有2D架构或3D架构。已经采用的超高密度储存装置使用具有存储器单元的串的3D堆叠存储器结构。一个这样的储存装置有时称为位成本可规模化(BiCS)架构。例如，3D NAND堆叠存储器装置可以由交替的导体和绝缘体层的阵列形成。导体层可以充当字线的功能。在层中钻出存储器孔以同时限定许多存储器层。然后通过用适当材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形的NAND串(P-BiCS)包含一对垂直列的存储器单元，其延伸到两个存储器孔中，并且由管连接结合。管连接可以由未掺杂多晶硅制成。回栅极(back gate)可以围绕管连接以控制管连接的传导。存储器单元的控制栅极由导体层提供。

在编程诸如NAND闪速存储器装置的某些非易失性存储器装置之前，存储器单元通常被擦除。对于一些装置，擦除操作将电子从浮置栅极移除。对于其他装置，擦除操作将电子从电荷捕获层移除。

在制造之后，短路可能存在于存储器孔与字线或导体层之间，或者存在于字线与局部互连之间，所述局部互连与存储器孔平行地延伸。这样的缺陷可能导致NAND功能障碍——诸如擦除、编程以及读取存储器单元，并且可能导致数据丢失。

发明内容

本章节提供本公开的总体概括，而不是其完整范围或其全部特征和优点的综合性公开。

本公开的目标是提供存储器设备和操作存储器设备的方法，其解决和克服上述缺点。

相应地，本公开的一方面是提供具有多个块的设备，所述多个块的每一个包含一组非易失性储存元件。该组非易失性储存元件中的每一个储存表示元素数据的阈值电压。设备还包含与多个块通信的一个或多个管理电路。一个或多个管理电路配置为，在擦除操作中擦除多个块中的至少一个，以及在编程操作中编程元素数据。一个或多个管理电路还配置为前瞻地将多个块中的多个识别为潜在坏的块，并且向多个块中的识别为潜在坏的块的多个选择性地施加压力，并且基于选择性地施加压力之后的判断，确定潜在坏的块是否应从擦除和编程操作被止用并被置于增长的坏块池中，还是释放到用于擦除和编程操作的正常块池。