[发明专利]一种集成后偏移量的测量方法

说明书

本发明公开了一种集成后偏移量的测量方法，所述方法包括如下步骤：在第一、第二待集成衬底上分别设置键合偏差测试矩阵，测试矩阵中布置有键合结构和与键合结构一一对应并相连的金属布线；采用直流测试设备分别对测试矩阵里的键合结构进行直流测试，得到键合导通结果；根据测试矩阵中的键合导通结果，得到集成后偏移量的偏离方向和偏离数值。本发明的测量方法能够提高键合偏差的测试准确性和便捷性，减少失效分析时间，增加工艺监控质量，为三维异质异构集成工艺的良率提升和成本降低提供保障。

技术领域

本发明涉及半导体工艺技术领域，具体涉及一种集成后偏移量的测量方法。

背景技术

半导体芯片三维堆叠集成技术是后摩尔时代电子元器件进一步小型化、轻量化、多功能化和智能化的关键途径之一，通过将多层半导体器件或晶圆在垂直方向堆叠集成，有助于突破现有集成电路在物理和材料方面的局限。然而由于材料自身特性、对准方法以及工艺过程中各种因素的引入，将导致集成芯片和晶圆在键合后产生对准偏差。芯片晶圆之间的对准精度，直接决定了后续集成互联的精度以及电路的综合性能。当对准偏差较大时，原本在版图设计中应上下对准键合的键合图形就会偏移错位，导致互联结构中电连接出现断路或者短路等异常，进而影响产品良率。

此外，由于硅、GaAs、InP等化合物半导体材料在可见光下并不透明，同时受限于低阻衬底材料很低的红外透过率，以及红外表征方法自身的精度问题，难以通过光学检测方法直接精确表征键合偏差，无法满足对工艺过程精确监控的需求。现有的分析手段一般是对集成样品进行剖面切割，然后通过高分辨扫描隧道显微镜测量对准偏差，此方法属于破坏性分析，同时使用复杂、耗时较多。因此，急需研究出一种既便捷又精确测量出集成芯片或晶圆在键合后的偏差值的方法。

发明内容

本发明的目的在于提供一种集成后偏移量的测量方法，通过设置偏差测试矩阵和进行直流电学测试，来测算键合后对准偏差的偏离数值和偏离方向。

实现本发明目的的技术解决方案为：一种集成后偏移量的测量方法，包括以下步骤：

(1)在第一、第二待集成衬底上分别设置键合偏差测试矩阵，测试矩阵中布置有键合结构和与键合结构一一对应并相连的金属布线；

(2)采用直流测试设备分别对测试矩阵中的键合结构进行直流测试，得到键合导通结果；

(3)根据测试矩阵中的键合导通结果，得到集成后偏移量的偏离方向和偏离数值。

优选地，所述的第一、第二待集成衬底为Si、GaAs、GaN、InP这些半导体材料芯片或晶圆中任意一种。

优选地，所述的键合偏差测试矩阵在第一待集成衬底上包含一个相互交叉呈中心对称的“十”字条状键合图形，以及与键合图形相连的金属布线，该“十”字条状键合图形的横轴对应为X轴，取向右方向为正方向，纵轴为Y轴，取向上方向为正方向。

优选地，第一待集成衬底上“十”字条状键合图形的宽度w范围在2μm～10μm，长度h范围在10μm～200μm。

优选地，所述的键合偏差测试矩阵在第二待集成衬底上包含一组相互交叉的分立键合图形块，以及与每个分立键合图形块相连的金属布线；

分立键合图形块的布置方法为：在X轴正负半轴上布置垂直间距为a，水平间距为c的N个键合图形块，在Y轴正负半轴上布置垂直间距为c，水平间距为a的N个键合图形块，其中a的数值为0.2μm～2um，c的数值为1μm～5μm，与每个分立键合图形块相连的金属布线作为直流测试输出端；

其中在X轴正半轴部分，键合图形块位于正半轴的上侧，在负半轴部分，键合图形块位于负半轴的下侧；在Y轴正半轴部分，键合图形块位于正半轴的右侧，在负半轴部分，键合图形块位于负半轴的左侧。

优选地，第二待集成衬底上分立键合图形块为边长d在1μm～10μm之间的正方形。