[发明专利]运算电路、芯片和计算装置

权利要求书

1.一种运算电路，其特征在于，所述运算电路包括：

第一多个寄存器，被配置为形成多个级，使得数字信号沿着第一多个寄存器中的各级寄存器依次传递；

多个组合逻辑模块，其中第一多个寄存器中的每一级寄存器通过对应的组合逻辑模块耦接到下一级寄存器；

第二多个寄存器，所述第二多个寄存器包括与每个组合逻辑模块对应的多个子部分，

其中，每个组合逻辑模块包括第一子模块、第二子模块和第三子模块，所述第二子模块包括至少一个加法器，所述第一子模块和所述第三子模块不包括加法器，并且

所述第一子模块耦接到所述第一多个寄存器中的一级寄存器的输出端和所述第二多个寄存器的对应子部分的输入端，所述第二子模块耦接到所述第二多个寄存器的对应子部分的输出端和所述第一多个寄存器中的下一级寄存器的输入端，并且所述第三子模块耦接到所述第一多个寄存器中的一级寄存器的输出端和下一级寄存器的输入端。

2.根据权利要求1所述的运算电路，其特征在于，每个组合逻辑模块的所述第二子模块的至少一个加法器中的每个加法器的输入端耦接到第二多个寄存器中的两个寄存器。

3.根据权利要求1所述的运算电路，其特征在于，用于所述第一多个寄存器和所述第二多个寄存器中的每个寄存器的时钟的频率和占空比相同。

4.根据权利要求3所述的运算电路，其特征在于，所述时钟的频率根据所述组合逻辑模块的计算延时来确定。

5.根据权利要求4所述的运算电路，其特征在于，所述时钟的占空比根据每个组合逻辑模块的所述第一子模块和所述第二子模块的计算延时的比率来确定。

6.根据权利要求5所述的运算电路，其特征在于，每个组合逻辑模块的所述第一子模块和所述第二子模块被实现为使得其计算延时之和最小。

7.根据权利要求5所述的运算电路，其特征在于，每个组合逻辑模块的所述第一子模块和所述第二子模块被实现为使得其计算延时基本相等，并且所述时钟的占空比为1:1。

8.根据权利要求1-7中任一项所述的运算电路，其特征在于，所述第一多个寄存器由D类型触发器实现，并且所述第二多个寄存器由锁存器实现。

9.根据权利要求8所述的运算电路，其特征在于，用于所述第一多个寄存器的第一时钟和用于所述第二多个寄存器的第二时钟被配置为使得对于所述第一时钟和所述第二时钟的每个周期，在所述第一时钟的触发第一多个寄存器的触发边沿处，所述第二时钟处于使得所述第二多个寄存器处于非活动状态的非活动电平。

10.根据权利要求9所述的运算电路，其特征在于，对于所述第一时钟和所述第二时钟的每个周期，从所述第一时钟的所述触发边沿到所述第二时钟从所述非活动电平转换为使得所述第二多个寄存器处于活动状态的活动电平的时间大于或等于每个组合逻辑模块的所述第一子模块的计算延时。

11.根据权利要求1-7中任一项所述的运算电路，其特征在于，所述第一多个寄存器和所述第二多个寄存器均由D类型触发器实现。

12.根据权利要求11所述的运算电路，其特征在于，所述第一多个寄存器和所述第二多个寄存器的触发边沿不同，并且用于所述第一多个寄存器的第一时钟与用于所述第二多个寄存器的第二时钟相同。

13.根据权利要求12所述的运算电路，其特征在于，所述第一时钟和所述第二时钟的占空比为1:1，并且其半周期大于或等于每个组合逻辑模块的所述第一子模块的计算延时。

14.根据权利要求11所述的运算电路，其特征在于，所述第一多个寄存器和所述第二多个寄存器的触发边沿相同。