[发明专利]嵌入式外延层的制造方法

说明书

本发明公开了一种嵌入式外延层的制造方法，包括步骤：步骤一、采用干法刻蚀工艺在硅衬底中形成U型凹槽；步骤二、在凹槽中填充嵌入式外延层，包括分步骤：步骤21、进行外延生长形成缓冲层；步骤22、进行外延生长形成主体层，在主体层的生长过程中会形成颗粒缺陷；步骤23、在相同的外延生长腔体通入刻蚀气体进行回刻以去除颗粒缺陷；步骤24、进行外延生长形成盖帽层。本发明能消除嵌入式外延层的外延生长过程中产生的颗粒缺陷，从而能提高产品的良率。

技术领域

本发明涉及一种半导体集成电路的制造方法，特别涉及一种嵌入式外延层的制造方法。

背景技术

随着技术的发展，器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。对于PMOS器件，嵌入式外延层通常采用锗硅外延层(SiGe)；对于NMOS器件，嵌入式外延层通常采用磷硅外延层(SiP)。

通常在器件的栅极结构形成之后，在栅极结构的两侧先自对准形成凹槽；之后，再采用外延工艺在凹槽中自对准形成嵌入式外延层。

现有工艺中，针对14nm PMOS的源(source)区和漏(drain)区，先通过干法刻蚀(Dry etch)形成U型凹槽，然后在凹槽内生长嵌入式掺硼锗硅外延层(SiGeB),SiGeB分为三层，紧贴凹槽内侧表面的的一层为第一层(L1)，L1为缓冲层(buffer layer).生长为缓冲层之后、在生长主体层(bulk layer)，之后再生长盖帽层(cap layer)。

在主体层生长过程中，锗浓度很高，在外延生长过程中掺硼时硼浓度也很高，所以很容易产生微小颗粒(tiny particle)，这种微小颗粒对产品的良率影响很大，甚至会使良率为0。

同样，针对14nm NMOS的source和drain区，也存在同样的问题。

下面根据附图对现有方法做进一步的详细说明：

如图1A至图1C所示，是现有嵌入式外延层的制造方法各步骤中的器件结构示意图；现有嵌入式外延层的制造方法包括如下步骤：

步骤一、如图1A所示，采用干法刻蚀工艺在硅衬底101中形成凹槽105，所述凹槽105的剖面呈U型结构。

现有中，在所述硅衬底101上形成有栅极结构，所述凹槽105自对准形成在所述栅极结构两侧的所述凹槽105中。

所述栅极结构包括依次叠加的栅介质层和多晶硅栅102。

在所述多晶硅栅102的顶部覆盖有顶部硬掩膜层103，在所述多晶硅栅102的侧面形成有侧墙104。

通常，所述顶部硬掩膜层103的材料包括氧化硅或氮化硅。

所述侧墙104的材料包括氧化硅或氮化硅。

步骤二、在所述凹槽105中填充嵌入式外延层。通常，所述嵌入式外延层的外延生长工艺为选择性外延生长工艺。

所述嵌入式外延层的填充工艺包括三个分步骤，以形成PMOS的嵌入式锗硅外延层106为例，三个分步骤依次为：

如图1A所示，形成所述锗硅缓冲层106a。

如图1B所示，形成所述锗硅主体层106b，可以看出，在所述主体层106b的生长过程中会形成如标记107所示的颗粒缺陷，颗粒缺陷107会附着在所述栅极结构的顶部的顶部硬掩膜层103上以及侧面的侧墙104上。

如图1C所示，形成所述锗硅盖帽层106c,由所述锗硅缓冲层106a、所述主体层106b和所述锗硅盖帽层106c叠加形成所述嵌入式锗硅外延层106。可以看出，在形成所述锗硅盖帽层106c的步骤中，颗粒缺陷107的尺寸会进一步增加。

发明内容