[发明专利]一种基于CPLD的FPGA可靠加载的方法在审
申请号: | 202010467621.6 | 申请日: | 2020-05-28 |
公开(公告)号: | CN111694303A | 公开(公告)日: | 2020-09-22 |
发明(设计)人: | 隽鹏辉;封安;原晨;吴志川;宛然 | 申请(专利权)人: | 中国航空工业集团公司西安航空计算技术研究所 |
主分类号: | G05B19/042 | 分类号: | G05B19/042 |
代理公司: | 西安智邦专利商标代理有限公司 61211 | 代理人: | 胡乐 |
地址: | 710065 陕*** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 一种 基于 cpld fpga 可靠 加载 方法 | ||
1.一种基于CPLD的FPGA可靠加载的方法,其特征在于,包括:
加载步骤:系统上电后,CPLD通过检测FPGA的DONE信号,判断FPGA当前加载成功与否;如果未加载成功,则CPLD置FPGA的PROGRAM信号有效,使能FPGA启动自身加载程序从PROM中再加载;
复位步骤:CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑运算,得出FPGA的复位输入信号RESET#,以保证FPGA再加载后FPGA内部逻辑正常工作。
2.根据权利要求1所述的基于CPLD的FPGA可靠加载的方法,其特征在于:所述加载步骤和复位步骤,是基于CPLD内部设置的再加载控制逻辑电路和复位控制逻辑电路分别实现的。
3.根据权利要求1所述的基于CPLD的FPGA可靠加载的方法,其特征在于:所述CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑与运算,输出信号作为FPGA的复位输入信号RESET#,FPGA的复位输入信号RESET#为低电平有效。
4.根据权利要求1或2所述的基于CPLD的FPGA可靠加载的方法,其特征在于:
在FPGA加载过程中,FPGA的DONE输出引脚输出低电平;在FPGA加载完成后,FPGA的DONE输出引脚输出高电平;所述判断FPGA当前加载成功与否,具体是检测到FPGA的DONE信号为低电平持续设定时长,则判定为加载失败;
在FPGA加载完成后,FPGA的PROGRAM输入引脚一直为高;所述CPLD置FPGA的PROGRAM信号有效,具体是CPLD将PROGRAM输入引脚先拉低再拉高形成触发脉冲,从而使能FPGA启动自身加载程序进行再加载。
5.根据权利要求4所述的基于CPLD的FPGA可靠加载的方法,其特征在于:系统上电后,如果检测到FPGA的DONE信号为低电平持续500ms,判定为加载失败,则CPLD置FPGA的PROGRAM信号低电平脉冲持续300ns,FPGA检测到PROGRAM信号为低则启动自身加载程序进行再加载。
6.一种实现权利要求1所述基于CPLD的FPGA可靠加载的方法的系统,包括FPGA,其特征在于,还包括CPLD和复位监控芯片;所述CPLD内部设置有再加载控制逻辑电路和复位控制逻辑电路;
所述CPLD的引脚包括:复位输入引脚RST、复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG;
所述FPGA的引脚包括PROGRAM输入引脚、DONE输出引脚和复位输入引脚RESET#;
所述复位监控芯片的引脚包括复位输出引脚RESET#;
复位监控芯片的复位输出引脚RESET#与CPLD的复位输入引脚RST连接,CPLD的复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG分别对应连接FPGA的复位输入引脚RESET#、DONE输出引脚、PROGRAM输入引脚。
7.根据权利要求6所述的系统,其特征在于,所述复位监控芯片的引脚还包括手动复位输入引脚MR。
8.根据权利要求6所述的系统,其特征在于,还包括处理器PowerPC,所述CPLD还设置有复位处理器的输出引脚CPU_RST,与处理器PowerPC的复位输入引脚RST#连接,该复位输入引脚RST#为低电平有效。
9.根据权利要求6所述的系统,其特征在于,所述复位控制逻辑电路包括逻辑与门,逻辑与门的两个输入端分别为复位输入引脚RST和FPGA加载指示输入引脚DONE_I,输出端为复位FPGA输出引脚FPGA_RST,FPGA的复位输入信号RESET#为低电平有效。
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