[发明专利]基因比对加速装置、方法及系统

说明书

本发明涉及一种基因比对并行加速装置，包括：一内存器件组，该内存器件组包括多个内存器件；该每一内存器件又包括多个区域，每一该区域包括：一存储层，用于存储基因序列以及read流数据；一逻辑层，用于对所述基因序列以及所述read流数据的缓存与处理；一内存控制器，用于控制所述存储层存储的所述基因序列以及所述read流数据的访问；以及一控制单元，用于封装底层协议，实现所述内存器件的内部通信；其中，所述逻辑层还包括一片上预取单元和一处理单元阵列，所述片上预取单元从所述存储层读取所述基因序列以及所述read流数据，供所述处理单元阵列处理。

技术领域

本发明涉及高性能计算领域，特别涉及一种基于近内存计算的基因比对并行加速装置。

背景技术

近年来基因测序成本的下降加速了测序数据的产出，为数据处理带来了性能上的挑战。最常见的基因比对算法——BWT的序列比对算法，需要一种高性能、低能耗的处理方式，但通过对算法和现有的计算平台分析发现，传统通用处理器平台对于比对应用来说存在“过度设计”的问题，造成较严重的资源浪费，其建立在通用性和局部性之上的结构特点不仅于比对应用无益，甚至导致其性能损失。另一方面，比对应用以频繁无规则的主存储器访问为主要特点，对主存的带宽性能有一定要求，虽然在现有平台上受限于计算资源而无法表现出来，但若为其提供高效的计算设备(如定制计算系统)时，现有“分立式”主存结构将难以为其提供充足的访存带宽。因此，探索如何深入挖掘应用内在特征，通过数据通路和并行结构定制提升计算效率，从而获得最优的性能和能耗效率，成为当务之急。

现代通用处理器核心一般具有复杂的指令流水线和指令调度与控制系统，为了利用程序局部性，还会加入层次化cache系统，尽管这种核心对传统程序展现了良好的性能，但对基于BWT的序列比对应用效率却很低。首先，序列比对计算操作简单，少数简单操作即可完成，这造成通用核心的过度设计问题，浪费了片上资源；其次，序列比对频繁进行无规则主存访问，无局部性特征，使得cache系统失；更重要的，通用核心的过度设计以及cache一致性等问题限制了核心数目扩展，阻碍了比对应用大规模并行处理潜力的发挥。因此，通用处理器对序列比对的计算效率较低，且会造成资源浪费、能耗损失。

发明内容

为了解决上述技术问题，本发明目的在于提供了一种基于近内存计算结构的基因比对的并行加速装置。通过近内存计算结构的设计，将计算单元移至主存储器内，利用3D堆叠技术提供的更高且可扩展的内存带宽，并降低数据移动延迟和能耗开销。

具体地说，本发明公开了一种基因比对并行加速装置，包括：

一内存器件组，该内存器件组包括多个内存器件；该每一内存器件又包括多个区域，每一该区域包括：一存储层，用于存储基因序列以及read流数据；一逻辑层，用于对所述基因序列以及所述read流数据的缓存与处理；一内存控制器，用于控制所述存储层存储的所述基因序列以及所述read流数据的访问；以及一控制单元，用于封装底层协议，实现所述内存器件的内部通信；其中，所述逻辑层还包括一片上预取单元和一处理单元阵列，所述片上预取单元从所述存储层读取所述基因序列以及所述read流数据，供所述处理单元阵列处理。

上述加速装置，其中，所述内存器件为混合存储立方体(HMC)，多个该混合存储立方体(HMC)组成一混合存储立方体组，所述混合存储立方体(HMC)之间通过互联链路进行通信。

上述加速装置，其中，所述控制单元为一DRAM控制器。

上述加速装置，其中，所述混合存储立方体组包括16个混合存储立方体(HMC)。

上述加速装置，其中，每一所述混合存储立方体(HMC)被垂直划分为32个区域，该32个区域被平均分成2个区域组。

上述加速装置，其中，各该所述区域之间通过片上网络连接，并通过该片上网络的接口实现各该区域之间消息的接收和转发。

上述加速装置，其中，所述2个区域组独立并行运行。