[发明专利]半导体装置

说明书

半导体装置包含基底，多个半导体线设置于基底上方，栅极结构围绕多个半导体线的每一个，以及外延源极/漏极部件接触多个半导体线，空气间隙水平围绕外延源极/漏极部件的一部分。

技术领域

本公开实施例涉及半导体技术，且特别是涉及半导体装置及其制造方法。

背景技术

半导体集成电路(integrated circuit，IC)产业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件(或线路))缩小。此元件尺寸微缩化的制程提供增加生产效率与降低相关费用的益处。元件尺寸微缩化也增加了加工及制造集成电路的复杂性。

举例来说，已引进多栅极装置通过增加栅极通道耦合、降低关态电流及减少短通道效应(short-channel effects，SCEs)来改善栅极控制。一种已引进的多栅极装置为全环绕式栅极(gate-all-around，GAA)晶体管。全环绕式栅极装置的名称来自可在围绕通道区延伸的栅极结构，已从两侧或四个侧面提供入口到通道区。全环绕式栅极装置与传统互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)制程相容，且全环绕式栅极装置的结构使得在维持栅极控制及缓和短通道效应的同时，能够积极地将元件尺寸微缩化。在传统制程中，全环绕式栅极装置在硅纳米线中提供通道。然而，围绕纳米线整合全环绕式栅极部件的制造可具有挑战性。举例来说，虽然现有方法已在许多方面令人满意，但是最终装置的效能方面的挑战可能并非在所有方面都令人满意。

发明内容

在一些实施例中，提供半导体装置，半导体装置包含基底；多个半导体线，设置于基底上方；栅极结构，围绕多个半导体线的每一个；以及外延源极/漏极部件，接触多个半导体线，其中空气间隙水平围绕外延源极/漏极部件的一部分。

在一些其他实施例中，提供半导体装置，半导体装置包含基底；多个半导体线，彼此垂直堆叠且在基底之上；栅极结构，设置于多个半导体线的通道区上方并围绕多个半导体线的每一个；外延源极/漏极部件，与多个半导体线相邻；以及第一介电鳍和第二介电鳍，设置于基底上方，其中多个半导体线与外延源极/漏极部件位于第一介电鳍与第二介电鳍之间。

在另外一些实施例中，提供半导体装置的制造方法，此方法包含形成从基底突出的半导体鳍，半导体鳍具有通道区和源极/漏极区；形成第一介电鳍和第二介电鳍将半导体鳍夹于其间；在通道区中的半导体鳍上方形成第一栅极堆叠物；在源极/漏极区中及第一介电鳍与第二介电鳍之间沉积多个牺牲间隙壁；将源极/漏极区中的半导体鳍凹陷，以在多个牺牲间隙壁之间形成沟槽；在沟槽中形成源极/漏极外延层；以及移除多个牺牲间隙壁，以在源极/漏极外延层与第一介电鳍之间和在源极/漏极外延层与第二介电鳍之间形成空气间隙。

附图说明

根据以下的详细说明并配合附图可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

图1A、图1B和图1C显示依据本公开一些实施例的制造半导体装置的例示性方法的流程图。

图2、图3、图4、图5、图6、图7为依据本公开一些实施例的例示性半导体装置的局部剖面示意图。

图8为依据本公开一些实施例的例示性半导体装置的三维透视图。

图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A和图27A为依据本公开一些实施例，在图1A、图1B和图1C的方法的实施例的中间阶段，半导体装置沿图8中的第一切线A-A的对应局部剖面示意图。