[发明专利]基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法

权利要求书

1.一种基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，其特征在于，具体步骤如下：

（1）根据应用场景设计MIMO毫米雷达的FPGA信号传输方案；

（2）改进SGDMA为1/2、1/4、全描述符自动循环导入工作方式；

（3）通过QSYS系统内嵌4个SGDMA、DDR3、PCIE模块，实现与上位机高速数据传输；

步骤（1）所述根据应用场景设计MIMO毫米雷达的FPGA信号传输方案，具体是将TI德州仪器的77G毫米波雷达XWR1243芯片4个级联在一起，形成12TX×16RX天线模式，若以TDM方式发射，每次最多可产生16路LVDS数据，采用FPGA实行串并转化并将结果存放在FPGA内置16个64×16bit的异步FIFO中，再经过相关的数据处理，由经SGDMA送往DDR3缓存，由经另一个SGDMA通过PCIE与外设进行数据交互；

步骤（2）所述改进SGDMA为1/2、1/4、全描述符自动循环导入工作方式，其中，SGDMA主要由Dispatcher Core、Read Master、Write Master3部分组成，Dispatcher Core包含一个存放描述符Descriptor的RAM与控制状态寄存器CSR，启动SGDMA工作，需要配置Descriptor与CSR相应寄存器，其配置过程如下：

①首先配置Descriptor：读写地址、传输长度、突发长度、中断使能、写入使能；

②配置CSR：清除中断、读写全局中断使能、关闭描述符输出；

③开启CSR中的描述符输出使能位；

改进SGDMA如下：

a. 对存放n个描述符的RAM读写操作加以改进，使得工作到1/4、1/2、3/4描述符数量时输出一个中断，并暂停该RAM的读操作，发出中断开启第2个SGDMA工作；同理，当工作到1/4、1/2、3/4描述符数量时输出中断，再反馈给第1个SGDMA开始后续的描述符读事务，当该RAM里所有描述符读完时，自动复位读地址为0，开始下一轮操作；

b. 增加中断自动清理功能，每次中断输出脉冲或高电平，并且可以外部命令或自动清除。

2.根据权利要求1所述的基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，其特征在于，步骤（3）所述通过QSYS系统内嵌4个SGDMA、DDR3、PCIE模块，实现与上位机高速数据传输，具体是把SGDMA、DDR3控制器、PCIE核集成到QSYS系统内部，通过Avalon总线连接各模块；缓存到DDR3内部的数据又通过SGDMA由经PCIE传输到上位机，由经SGDMA、DDR3、PCIE、上位机实现数据高速传输。

3. 根据权利要求2所述的基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，其特征在于，灵活的实现数据收发：

（1）接收数据流程：缓存数据FIFO输出数据到SGDMA输出数据到DDR3输出数

据到SGDMA输出数据由经PCIE输出数据到上位机；

（2）发送数据流程：上位机输出数据由经PCIE输出数据到SGDMA输出数据到DDR3输出数据到SGDMA输出数据到缓存FIFO；

并且所有收发SGDMA之间都可以实现灵活的联动模式，即可以互相中断工作也可以独立工作；通过4个SGDMA可以灵活的控制所有的读写过程，各模块都挂接在Avalon总线上，都分配了地址空间，上位机只对相应的地址读写数据，就实现对该模块访问。