[发明专利]基于复合介质栅结构的成像阵列及其曝光、读取方法

说明书

本发明提供一种基于复合介质栅结构的成像阵列及其曝光、读取方法。成像阵列包括具有复合介质栅结构的像素单元，每个像素单元的源极和漏极对称，若干数目的单元相互串联构成一行，同一行的相邻单元之间共用漏极或源极，若干行单元的漏极或源极再分别通过N型注入区与其它行对应位置的漏极或源极纵向连接构成若干列，在同一列中，将间隔若干行的N型注入区使用欧姆接触连接到一列金属层位线；在一列金属层位线的一端设有选择开关晶体管；每一行单元的控制栅极横向延伸连接为一个整体，并且在同一行中，将间隔若干列的单元的控制栅极使用欧姆接触连接到一行金属层字线。本发明可以有效地进一步减小像素周期尺寸，提高成像分辨率。

技术领域

本发明涉及复合介质栅结构的像素单元，尤其涉及一种由复合介质栅像素单元构成的Virtual Ground(VG)型阵列架构及其曝光和读取方法。

背景技术

图像传感器在当今社会应用非常广泛，如移动手机、数码相机、各种摄像机以及国防探测领域。当前发展的主要成像探测器是CCD和CMOS-APS两种类型，CCD基本结构是一列列MOS电容串联，通过电容上面电压脉冲时序控制半导体表面势阱产生和变化，进而实现光生电荷信号的存储和转移读出；CMOS-APS每个像素采用二极管和多个晶体管组成，读取曝光前后的变化情况得到光信号。CMOS-APS由于某些优点近年来逐渐成为市场的主导，CCD生产对工艺要求极高，成品率和成本不够理想。目前CCD与CMOS都力图进一步缩小像素尺寸提高分辨率，CCD因为受到边缘电场等效应使得像素尺寸很难进一步缩小。而CMOS-APS每个像素由多个晶体管与一个感光二极管构成，使得每个像素的感光区域只占据像素本身很小的表面积，灵敏度和分辨率相对较小。另外CMOS-APS每个像素包含多个晶体管来完成引址选通等操作(一般的像素单元包含三个晶体管)，这决定了其像素尺寸缩小受到很大的限制。

为了获得具有简单结构、成熟工艺、更高分辨率的成像器件，现有专利US6784933B1提出采用一个非挥发浮栅存储晶体管与两个选择晶体管作为像素单元的结构，该结构不仅结构简单而且可以与标准工艺兼容，但这种结构的一个像素中至少包含了三个晶体管。为了大程度地缩小像素尺寸，专利WO2010094233提出采用一个浮栅晶体管作为像素单元的结构，以有效提高成像密度，进而在专利CN103165628A中提出了该像素单元结构的一种可靠的曝光成像方法。为了实现阵列器件的读出，CMOS-APS通常采用X-Y交叉引址，而这种阵列架构需要的引线较多，像素排列不够紧凑，在专利US6784933B1中，浮栅晶体管像素采用了NOR架构，每相邻像素之间需要一个电极引线，同样增加了像素尺寸。

发明内容

本发明的目的是：基于复合介质栅结构的像素单元，提出一种Virtual Ground(VG)型结构的成像阵列，可以有效地进一步减小像素周期尺寸，提高成像分辨率。本发明的另一个目的是提供该成像阵列的曝光和读取方法。

本发明成像阵列采用的技术方案是：

基于复合介质栅结构的成像阵列，由多个像素单元组成，像素单元采用复合介质栅结构，每个像素单元的源极和漏极对称设置，若干数目的像素单元相互串联构成一行，同一行的相邻像素单元之间共用漏极或源极，若干行像素单元的漏极或源极再分别通过N型注入区与其它行对应位置的漏极或源极纵向连接构成若干列；在同一列中，将间隔若干行的N型注入区使用欧姆接触连接到一列金属层位线，使得同一列的像素单元相互并联；在一列金属层位线的一端设有选择开关晶体管，奇数列和偶数列的开关晶体管位于不同端；每一行像素单元的控制栅极横向延伸连接为一个整体，并且在同一行中，将间隔若干列的像素单元的控制栅极使用欧姆接触连接到一行金属层字线。

进一步地，所述成像阵列的衬底为一个共用的通过注入形成的p型衬底。

进一步地，同一列的像素单元相互并联所隔的行数为8～64行。

进一步地，在衬底加一负偏压脉冲Vb；在曝光过程中所有选择开关晶体管栅接电压Von，保证开启；选择开关晶体管不与阵列相连的另一端加一正向电压脉冲Vp；控制栅极加零正向偏压脉冲Vg。