[发明专利]基于SPI配置方式的大容量FPGA的测试工装和测试方法

权利要求书

1.一种基于SPI配置方式的大容量FPGA的测试工装，包括底板(1)、被测器件座(2)、配置芯片(3)、JTAG接口(4)、电源接口(5)、电阻(6)和与J750专用工装接头配合的插针座(7)，其特征在于：被测器件座(2)布置在底板(1)的正面中部，被测器件座(2)上设置有螺纹孔(2.1)，底板(1)上与螺纹孔(2.1)相应的部位开设有通孔(1.1)，螺栓(8)穿过通孔(1.1)后与螺纹孔(2.1)配合将被测器件座(2)固定在底板(1)上并使被测器件座(2)的各个顶针分别与底板(1)的相应焊盘紧密接触，底板(1)的正面还布置有配置芯片(3)、JTAG接口(4)、电源接口(5)和电阻(6)，配置芯片(3)为具有SPI接口的FLASH存储器，四个插针座(7)分别布置在底板(1)反面的四个边沿，底板(1)的双面均设置有印制电路，印制线彼此之间的间距为5mil以上，与被测器件座(2)的电源顶针和接地顶针对应的焊盘集中布置在底板(1)的中间位置，被测器件座(2)、配置芯片(3)、JTAG接口(4)、电源接口(5)、电阻(6)和插针座(7)彼此之间通过印制电路连接。

2.根据权利要求1所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述螺纹孔(2.1)为四个并分别布置在被测器件座(2)的四个角上。

3.根据权利要求1或2所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述印制线彼此之间的间距为5mil-10mil。

4.根据权利要求1或2所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述螺栓(8)为沉头螺栓。

5.根据权利要求3所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述螺栓(8)为沉头螺栓。

6.用权利要求1或2或3或4或5所述的基于SPI配置方式的大容量FPGA的测试工装对大容量FPGA进行测试的方法，包括以下步骤：

S1.使用软件ISE设计电路逻辑；

S1.1.设计最小电路单元Umin；

在FPGA的内部逻辑资源中，使用软件ISE中的硬件描述语言Verilog，调用D触发器和RAM存储器作为最小电路逻辑，将D触发器的输出端口与RAM存储器的输入端口连接，形成最小电路单元Umin，并编译最小电路单元Umin代码；

S1.2.设计电路逻辑链条L；

将每100个Umin首尾相接组成电路逻辑链条L，n个电路逻辑链条L依次记为L1、L2、...Ln，其中n的数值取决于待测FPGA的内部容量大小，电路逻辑链条彼此之间并行排列，编译电路逻辑链条L代码；

S2.使用软件ISE进行电路逻辑波形仿真试验；

S2.1.定义电路逻辑链条L的端口；

使用软件ISE，在波形仿真试验界面中，定义电路逻辑链条L的输入端口、输出端口、时钟端口和控制端口，所述端口有且仅有1个；

S2.2.设置电路逻辑链条L的端口状态；

输入端口由低电平状态持续1微秒变为高电平状态持续1微秒，时钟端口为周期1微秒的方波，控制端口为导通状态；

S2.3.观察输出端口波形；

若在方波信号上升沿由低电平变为高电平，且高电平持续时间为1微秒，随即再变为低电平，则表明电路逻辑设计无误；否则返回步骤S1.1；

S3.设计涵盖各电路逻辑链条L的顶层文件TOP；

S3.1.设计顶层文件TOP电路逻辑；

使用软件ISE设计n个D触发器并依次记为D1、D2、...Dn，n值与电路逻辑链条L的数量相同；将D1与L1、D2与L2、...Dn与Ln一一对应级联，使电路逻辑链条L的输入端口与D触发器的输入端口连接，电路逻辑链条L的输出端口与D触发器的输出端口连接，电路逻辑链条L的时钟端口与D触发器的时钟端口连接，电路逻辑链条L的控制端口与D触发器的控制端口连接；

S3.2.定义FPGA管脚；

TOP文件中各电路逻辑链条L的输入端口、输出端口和控制端口由I/O管脚定义，各电路逻辑链条L的时钟端口由时钟管脚定义，输入端口、输出端口、控制端口与FPGA的I/O管脚可自由连接，时钟端口与FPGA的时钟管脚可自由连接；

S3.3.编译顶层文件TOP代码；

编译通过，软件ISE生成比特流文件BIT；否则返回步骤S3.1；

S4.使用SPI配置方式生成配置文件并烧录；

S4.1.生成配置文件MCS；

使用软件ISE，打开在线配置界面，将配置方式设置为SPI配置，根据测试工装上的配置芯片来设置配置芯片容量，选择已生成的比特流文件BIT，点击生成，直至软件提示成功生成配置文件MCS；

S4.2.连接测试工装与其他设备；

选取与待测FPGA相适应的外挂电源，将测试工装分别与外挂电源和PC电脑连接；

S4.3.对配置芯片进行擦除；

接通外挂电源，打开软件ISE，进行配置芯片擦除操作，直至软件提示操作成功；

S4.4.对配置芯片进行空检查；

进行配置芯片空检查操作，进一步确定配置芯片为空芯片，若空检查成功，则软件会提示操作成功，否则返回步骤S4.3；

S4.5.将配置文件MCS烧录至配置芯片；

进行配置芯片烧录操作，若烧录成功，则软件提示操作成功，否则返回步骤S4.3；

S4.6.对配置芯片进行校验；

进行配置芯片校验操作，若校验成功，则软件提示操作成功，否则返回步骤S4.3；

S5.编写测试图形向量文件；

S5.1.基本定义；

将数字信号的高电平和低电平用测试系统识别的二进制数字表示，其中输入高电平表示为1，输入低电平表示为0，输出高电平表示为H，输出低电平表示为L，不关心的表示为X；电平的持续时间通过对向量文件中的一条向量状态进行循环p次实现，其中p取决于每一条向量状态的周期时间，而每一条向量状态的周期时间取决于待测FPGA种类；

S5.2.设置FPGA各个管脚在向量文件中的名称和排列顺序；

名称直接使用FPGA管脚的名称，排列顺序按照配置管脚、时钟管脚、控制管脚、输入管脚和输出管脚依次排列；

S5.3.设置向量文件的配置管脚状态；

按照FPGA产品手册的配置规则，设置配置管脚prog、init、cso和m的高低电平状态，该状态通过向量文件中的1和0表示。其他管脚的状态设定为X；

S5.4.设置配置时间；

按照FPGA产品手册的配置规则，将配置管脚prog、init、cso和m的电平状态持续时间分别设置为10秒；

S5.5.设置FPGA其他各个管脚的状态；

设置输入管脚由低电平状态变为高电平状态，然后再保持低电平状态；设置时钟管脚为方波；设置控制管脚为导通状态；设置输出管脚的预期结果，由低电平状态变为高电平状态；

S5.6.生成测试图形向量文件；

将测试图形向量文件另存为txt文本格式；

S6.在J750测试系统上编写测试程序；

S6.1连通性；

除电源管脚和地管脚外，在FPGA的其它各管脚施加0.1mA电流，由测试系统自动采集此时每个管脚的电压数值，并根据给出的判限判断是否合格；

S6.2功能测试；

根据步骤S5完成的测试图形向量，对FPGA的配置过程和正常工作过程进行检测，并根据给出的判限判断是否合格；

S6.3输出高电平；

在FPGA配置完成并开始正常工作、输出管脚由低电平变为高电平后，由测试系统自动采集此时高电平的电压数值，并根据给出的判限判断是否合格；

S6.4输出低电平；

在FPGA配置完成并开始正常工作、输出管脚由高电平变为低电平后，由测试系统自动采集此时低电平的电压数值，并根据给出的判限判断是否合格；

S6.5输出高电平的漏电流；

在FPGA配置完成并开始正常工作、输出管脚由低电平变为高电平后，由测试系统自动采集此时高电平的漏电流数值，并根据给出的判限判断是否合格；

S6.6输出低电平的漏电流；

在FPGA配置完成并开始正常工作、输出管脚由高电平变为低电平后，由测试系统自动采集此时低电平的漏电流数值，并根据给出的判限判断是否合格；

S6.7电源电流；

在FPGA配置完成并开始正常工作后，由测试系统自动采集此时电源的电流数值，并根据给出的判限判断是否合格；

S6.8.设置不合格中断测试的方式；

若测试过程中出现某项参数不合格，则测试进程立即停止；

S6.9.设置各参数测试顺序；

从步骤S6.1至S6.8，顺序执行测试；

S6.10.设置不同负载电流情况的高、低电平；

在编写输出高、低电平参数时，同时考察不同负载电流情况的高、低电平，将大负载电流的参数排在前面、将小负载电流的参数排在后面；

S6.11.编译测试参数；

编写测试参数完成后进行程序编译，直至编译通过；

S7.FPGA测试；

S7.1.将测试工装连接到J750测试设备上，将待测FPGA芯片插入被测器件座；

S7.2.启动J750测试系统，调用测试程序；

S7.3.启动测试，测试完成后生成测试报告。