[发明专利]半导体超结器件的制造方法有效
| 申请号： | 202010372056.5 | 申请日： | 2020-05-06 |
| 公开（公告）号： | CN113628968B | 公开（公告）日： | 2022-06-24 |
| 发明（设计）人： | 刘伟;袁愿林;徐真逸;龚轶 | 申请（专利权）人： | 苏州东微半导体股份有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L29/06;H01L29/78 |
| 代理公司： | 北京品源专利代理有限公司 11332 | 代理人： | 孟金喆 |
| 地址： | 215200 江苏省苏州市苏州工业园区*** | 国省代码： | 江苏;32 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 半导体 器件 制造 方法 | ||
1.半导体超结器件的制造方法，其特征在于，包括：
步骤一：在n型外延层上形成硬掩膜层，通过光刻工艺定义p型柱的位置，然后刻蚀所述硬掩膜层，在所述硬掩膜层内形成至少一个开口，所述开口与所述p型柱的位置对应；
步骤二：以所述硬掩膜层为掩膜刻蚀所述n型外延层，在所述n型外延层内形成第一沟槽，所述第一沟槽的宽度大于对应所述开口的宽度，所述第一沟槽包括位于对应所述开口下方的p型柱区域和位于所述p型柱区域两侧的栅极区域；
步骤三：在所述第一沟槽的栅极区域内形成牺牲介质层；
步骤四：以所述硬掩膜层和所述牺牲介质层为掩膜，对所述n型外延层进行刻蚀，在所述n型外延层内形成第二沟槽，所述第二沟槽位于对应所述p型柱区域的下方；
步骤五：在所述p型柱区域和所述第二沟槽内形成p型柱，所述p型柱与所述n型外延层之间形成pn结结构；
步骤六：去除掉所述硬掩膜层和所述牺牲介质层，在所述第一沟槽的栅极区域内形成栅介质层和栅极。
2.如权利要求1所述的半导体超结器件的制造方法，其特征在于，还包括：
步骤七：在所述n型外延层内形成p型体区；
步骤八：在所述p型体区内形成n型源区。
3.如权利要求1所述的半导体超结器件的制造方法，其特征在于，所述硬掩膜层为氧化硅层-氮化硅层-氧化硅层的叠层。
4.如权利要求1所述的半导体超结器件的制造方法，其特征在于，所述步骤二中，在刻蚀形成所述第一沟槽时，采用各向异性刻蚀和各向同性刻蚀相结合的刻蚀方法。
5.如权利要求1所述的半导体超结器件的制造方法，其特征在于，所述牺牲介质层的材料为氧化硅。
6.如权利要求1所述的半导体超结器件的制造方法，其特征在于，所述第二沟槽的宽度大于对应所述p型柱区域的宽度。
7.如权利要求6所述的半导体超结器件的制造方法，其特征在于，所述步骤四中，在刻蚀形成所述第二沟槽时，采用各向异性刻蚀和各向同性刻蚀相结合的刻蚀方法。
8.如权利要求1所述的半导体超结器件的制造方法，其特征在于，所述步骤五中，在形成p型柱之前，进行一次p型离子注入，以在所述第二沟槽下方或者所述第二沟槽下方及两侧的所述n型外延层内形成p型补偿区。
9.如权利要求1所述的半导体超结器件的制造方法，其特征在于，所述p型柱的材料为p型多晶硅。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于苏州东微半导体股份有限公司，未经苏州东微半导体股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/202010372056.5/1.html，转载请声明来源钻瓜专利网。
- 上一篇：车辆异常行为监控方法、装置及系统
- 下一篇：一种环形振荡器
- 同类专利
- 专利分类
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
