[发明专利]一种采用混合结构的数字脉冲宽度调制模块

说明书

本发明公开了一种基于ASIC设计流程的数字脉冲宽度调制模块，属于电子技术领域，主要包括Sigma‑Delta调制器和Core DPWM两部分。Core DPWM由计数‑比较模块，延迟链和RS触发器组成，Sigma‑Delta调制器采用噪声整形技术，将Core DPWM模块的有效分辨率进行扩展。延迟链由可调节延迟单元和多路选择器串联组成，并配有校准模块控制延迟链的总延迟约为一个时钟周期。本发明使用多种结构组成混合结构，避免了单一结构在实现高分辨率DPWM模块时的各种缺点，具备线性度高、面积小、功耗低、容易修改的优点，有着极强的可移植性。

技术领域

本发明涉及一种数字脉冲宽度调制电路，产生的调制信号可以应用于开关电源、直流电机控制等，属于电子技术领域。

背景技术

由于模拟电路存在设计难度大，可移植性差，器件性能容易受到工艺误差、工作电压、环境温度的影响的固有缺点，随着集成电路的发展，传统的模拟脉冲宽度调制(AnalogPulse Width Modulation，APWM)逐渐向着数字脉冲宽度调制(Digital Pulse WidthModulation，DPWM)过度。但是相比于APWM，DPWM在分辨率、线性度、开关频率方面还有一定的差距，如何提高这三个指标是DPWM设计时需要考虑的重点。

基本的DPWM结构主要有三种：计数-比较型，延迟链型和环形振荡器型。计数-比较型的线性度高，但是实现高分辨率时需要极高时钟频率；延迟链型的开关频率与输入的时钟频率相同，但在实现高分辨率时会消耗大量芯片面积，线性度较差；环形振荡器型的原理与延迟链相似，不需要外部的时钟输入，面积消耗比延迟链型小，但是起振频率难以控制。

由于单一结构的局限性，难以利用有限的设计资源达到设计指标的要求。因此，在实现高分辨率DPWM模块时，通常采用混合结构，利用不同基本结构的优点，并加入校准模块，降低工艺偏差、工作电压和环境温度带来的影响。同时，可以适当的采用数字抖动、Sigma-Delta调制等算法进一步提高DPWM模块的有效分辨率。

发明内容

为了克服现有的DPWM模块的精度低、线性度差的缺点，本发明提出了一种适用于ASIC流程的混合型数字脉冲宽度调制电路，利用噪声整形原理提高了有效分辨率位数，并具有很高的可移植性。本发明采用的技术方案如下：提出了一种数字脉冲宽度调制电路，包括：Sigma-Delta调制器，由计数器、比较器组成的计数-比较模块，由可调节延迟单元、校准模块组成的延迟链，及RS触发器。其中，计数-比较模块和延迟链组合为由硬件实现9-bit分辨率的Core DPWM模块，再由Sigma-Delta调制器通过噪声整形技术将有效分辨率提高至12-bit。所有的模块均工作在统一的时钟源clk下。

所述Sigma-Delta调制器使用了二阶Sigma-Delta调制，收到外部输入的12-bit控制信号DPWM_duty[11:0]后，通过噪声整形技术转化为9-bit的输出信号D[8:0]，抑制量化噪声，并传递给Core DPWM模块中的计数-比较模块。

所述计数-比较模块由6-bit位宽的计数器和比较器组成，计数器根据时钟信号clk进行计数，生成内部计数信号cnt[5:0]；比较器与占空比信号的高6位D[8:3]及计数信号cnt[5:0]连接。计数-比较模块会生成RS触发器的置位信号Set和延迟链的输入信号dlyclk。

所述延迟链由8级可调节延迟单元串联组成，将输入信号dlyclk进行延迟，理想的总延迟时间为时钟clk的周期T。每一个延迟单元的输出连接在8-to-1多路选择器的输入端，多路选择器的选择信号与占空比信号的低3位D[2:0]连接，最终多路选择器的输出信号作为复位信号Reset送往RS触发器。校准模块会对输入信号dlyclk及第8级延迟单元的输出信号dlyclk_net8进行相位检测，根据相位差生成校准信号fix[5:0]，与所有的可调节延迟单元连接，对延迟进行调整。