[发明专利]数据输出电路及数据输出方法、显示装置

说明书

数据输出电路及数据输出方法、显示装置，该数据输出电路包括：移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，移位寄存器子电路接收突发时钟信号，当接收到的突发脉冲个数达到预设值时，输出有效的第一指示信号；有效信号生成子电路接收数据随路时钟有效信号，并在检测到下降沿时，输出有效的所述第二指示信号；所述输入输出缓存子电路缓存所述数据输入端输入的数据，当所述第一指示信号和所述第二指示信号均有效时，将缓存的数据通过对应的数据输出端输出。本申请实施例通过综合使用突发脉冲个数和数据随路时钟有效信号进行数据输出，避免了生成毛刺数据。

技术领域

本申请实施例涉及电子技术，尤指一种数据输出电路及数据输出方法、显示装置。

背景技术

理想状态下，显示装置的读出电路(readout ic)的burst(突发)时钟都不含有毛刺，可以正常接收数据。但实际使用中，burst波形存在毛刺，导致接收数据有误。

发明内容

本申请实施例提供了一种数据输出电路及数据输出方法、显示装置，消除数据中的毛刺，提高数据准确性。

一方面，本申请实施例提供了一种数据输出电路，包括：移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，所述移位寄存器子电路耦接第1突发数据时钟输入端、第一节点；所述有效信号生成子电路耦接主时钟信号端、至少一个数据随路时钟有效信号端和第二节点；所述输入输出缓存子电路耦接所述主时钟信号端、所述第一节点、所述第二节点、至少一个数据输入端、和与所述数据输入端一一对应的数据输出端、与所述数据输入端一一对应的突发数据时钟输入端，所述突发数据时钟输入端包括所述第1突发数据时钟输入端，其中：

所述移位寄存器子电路设置为，接收所述第1突发数据时钟输入端输入的突发时钟信号，通过所述第一节点输出第一指示信号，且当接收到的突发脉冲个数达到预设值时，所述第一指示信号有效；

所述有效信号生成子电路设置为，接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；

所述输入输出缓存子电路设置为，缓存所述数据输入端输入的数据，当所述第一指示信号和所述第二指示信号均有效时，将缓存的数据通过对应的数据输出端输出。

在一示例性实施例中，所述输入输出缓存子电路还耦接与所述数据输出端一一对应的数据使能信号端，所述输入输出缓存子电路还设置为，通过所述数据使能信号端输出数据使能信号，所述数据使能信号用于指示所述数据使能信号端对应的数据输出端的数据是否有效。

在一示例性实施例中，所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端。

在一示例性实施例中，所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，其中，所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第1数据随路时钟有效信号端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接所述第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出。

在一示例性实施例中，所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，第3与门至第N+1与门，所述N大于等于2，其中：