[发明专利]包括低K介电层的半导体芯片

说明书

提供了一种半导体芯片，该半导体芯片包括：器件层，位于基底上，器件层包括多个半导体器件；布线结构和下布线间介电层，均位于器件层上，下布线间介电层围绕布线结构并且具有比氧化硅的介电常数低的介电常数；上布线间介电层，布置在下布线间介电层上；隔离凹陷，沿着基底的边缘布置，隔离凹陷形成在下布线间介电层和上布线间介电层的侧表面上，并且具有处于等于或低于下布线间介电层的底表面的水平的水平的底表面；以及覆盖介电层，覆盖下布线间介电层和上布线间介电层的侧表面以及隔离凹陷的底表面。

本申请要求于2019年8月20日在韩国知识产权局提交的第10-2019-0101872号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

发明构思涉及一种半导体芯片，更具体地，涉及一种包括低k介电层的半导体芯片。

背景技术

随着电子工业和用户需求的快速发展，电子装置和设备变得比以往更轻、更紧凑。因此，电子装置中使用的半导体芯片/封装件变得比以往具有更高的集成度，并且因此，用于半导体芯片/封装件的组件的设计规则已经减小。因此，已经引入了低k介电层以减小半导体芯片中的(更具体地，布线之间的)寄生电容。

发明内容

发明构思提供了一种用于确保半导体芯片的单片化期间的机械可靠性的半导体芯片。

根据发明构思的方面，提供了一种半导体芯片。该半导体芯片包括：器件层，位于基底上，器件层包括多个半导体器件；布线结构和下布线间介电层，均位于器件层上，下布线间介电层围绕布线结构并且具有比氧化硅的介电常数低的介电常数；上布线间介电层，位于下布线间介电层上，上布线间介电层具有等于或高于氧化硅的介电常数的介电常数；隔离凹陷，沿着基底的边缘，隔离凹陷形成在下布线间介电层的侧表面和上布线间介电层的侧表面上，并且具有处于等于或低于下布线间介电层的底表面的水平的水平的底表面；以及覆盖介电层，覆盖下布线间介电层和上布线间介电层的侧表面以及隔离凹陷的底表面。

根据发明构思的另一方面，提供了一种半导体芯片，该半导体芯片包括：器件层，位于基底上，器件层包括多个半导体器件；布线结构和下布线间介电层，均位于器件层上，下布线间介电层围绕布线结构；上布线间介电层，位于下布线间介电层上；隔离凹陷，沿着基底的整个边缘布置，并且从上布线间介电层的顶表面至少延伸到与下布线间介电层的底表面的水平相同的水平；以及上覆盖介电层，填充隔离凹陷，覆盖上布线间介电层的顶表面的至少一部分，并且具有沿着基底的边缘的至少一部分的台阶部。

根据发明构思的又一方面，提供了一种半导体芯片，该半导体芯片包括：器件层，位于基底上，基底在平面图中具有形成矩形形状的四条边，器件层包括多个半导体器件；布线结构和下布线间介电层，均位于器件层上，下布线间介电层围绕布线结构；上布线间介电层，位于下布线间介电层上；隔离凹陷，沿着基底的整个边缘布置，并且从上布线间介电层的顶表面至少延伸到与下布线间介电层的底表面的水平相同的水平；垫图案和垫通孔，垫图案位于上布线间介电层上，垫通孔穿过上布线间介电层，垫通孔将垫图案电连接到布线结构；以及上覆盖介电层，填充隔离凹陷，覆盖上布线间介电层的顶表面的至少一部分，并且具有沿着基底的四条边中的至少一条边的台阶部，台阶部处于比下布线间介电层的顶表面的水平高且比上布线间介电层的顶表面的水平低的水平。

附图说明

发明构思的实施例通过以下结合附图的详细描述将更清楚地被理解，在附图中：

图1至图7是根据实施例的制造半导体芯片的方法中的阶段的剖视图；

图8A和图8B分别是示出根据实施例的半导体芯片的主要元件的剖视图和平面图；

图9是根据实施例的制造半导体芯片的方法中的阶段的剖视图；

图10是示出根据实施例的半导体芯片的主要元件的剖视图；