[发明专利]全差分像素读出电路、像素电路以及像素数据读出方法有效
申请号: | 202010296416.8 | 申请日: | 2020-04-15 |
公开(公告)号: | CN111464765B | 公开(公告)日: | 2022-08-26 |
发明(设计)人: | 张琦 | 申请(专利权)人: | 锐芯微电子股份有限公司 |
主分类号: | H04N5/378 | 分类号: | H04N5/378;H04N5/357 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 李笑笑 |
地址: | 215300 江苏省苏州市昆山市*** | 国省代码: | 江苏;32 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 全差分 像素 读出 电路 以及 数据 方法 | ||
1.一种全差分像素读出电路,其特征在于,包括:M组像素读出子电路,其中:
每一组像素读出子电路的结构相同,且第i组像素读出子电路包括:第i组像素电路以及第i组全差分读出电路阵列;
所述第i组像素电路与第i组像素连接,包括N个像素电路;所述第i组像素电路中的第j个像素电路包括第一行选择管以及第二行选择管,所述第一行选择管的输出端与第一位线耦接,所述第二行选择管的输出端与第二位线耦接;在选取第j个像素时,所述第j个像素电路的第一行选择管输入选择信号,且参考像素电路的第二行选择管输入参考信号,所述参考信号适于选取与所述参考像素电路对应的参考像素,所述参考像素在所述第j个像素被选取之前被选取;
所述第i组全差分读出电路阵列包括全差分放大器以及ADC电路;所述全差分放大器的第一输入端与所述第一位线耦接,第二输入端与所述第二位线耦接,输出端与所述ADC电路的输入端耦接;
1≤i≤M,1≤j≤N,N为像素总行数。
2.如权利要求1所述的全差分像素读出电路,其特征在于,所述参考像素为:所述第i组像素中选取顺序早于所述第j个像素的像素。
3.如权利要求1所述的全差分像素读出电路,其特征在于,所述参考像素为:与所述第j个像素之间间隔n个像素的像素。
4.如权利要求1所述的全差分像素读出电路,其特征在于,所述第j个像素电路还包括:复位管、传输管以及源极跟随管、二极管,其中:
所述复位管,栅极输入复位信号,漏极与预设的电压源耦接,源极与所述传输管的漏极以及所述源极跟随管的栅极耦接;
所述传输管,栅极输入传输信号,源极与所述二极管的负极耦接;
所述源极跟随管,漏极与所述电压源耦接,源极与所述第一行选择管的漏极、所述第二行选择管的漏极耦接;
所述第一行选择管,栅极输入所述选择信号,源极与所述第一位线耦接;
所述第二行选择管,栅极输入所述参考信号,源极与所述第二位线耦接;
所述二极管,正极与地耦接。
5.一种像素电路,其特征在于,包括:4T像素电路以及第二行选择管,其中:所述4T像素电路,包括复位管、传输管、源极跟随管、第一行选择管以及二极管,其中:所述复位管,栅极输入复位信号,漏极与预设的电压源耦接,源极与所述传输管的漏极以及所述源极跟随管的栅极耦接;所述传输管,栅极输入传输信号,源极与所述二极管的负极耦接;所述源极跟随管,漏极与所述电压源耦接,源极与所述第一行选择管的漏极、所述第二行选择管的漏极耦接;所述第一行选择管,栅极输入对第j个像素的选择信号,源极与第一位线耦接;所述二极管,正极与地耦接;
所述第二行选择管,栅极输入参考信号,源极与第二位线耦接;所述参考信号为:当第k个像素被选取时选取第j个像素的信号,所述第j个像素为所述第k个像素的参考像素;所述第j个像素在所述第k个像素之前被选取。
6.一种像素数据读出方法,其特征在于,适于对权利要求4所述的全差分像素读出电路进行控制,所述方法包括:
在读取所述j个像素时,生成控制信号并输出;所述控制信号包括:输入至所述第j个像素电路的第一行选择管的所述选择信号,输入至所述参考像素电路的第二行选择管的所述参考信号;输入至所述第j个像素电路的复位管的第一复位信号,输入至所述参考像素电路的复位管的第二复位信号;输入至所述第j个像素电路的传输管的传输信号;
接收所述第i组像素读出子电路的输出,获取所述第j个像素的数据。
7.如权利要求6所述的像素数据读出方法,其特征在于,所述控制信号还适于:控制所述参考像素电路中的传输管处于关闭状态。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于锐芯微电子股份有限公司,未经锐芯微电子股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202010296416.8/1.html,转载请声明来源钻瓜专利网。