[发明专利]垂直型CMOS结构及制备方法

说明书

本发明提供一种垂直型CMOS结构及制备方法，在垂向上，形成具有第一导电型晶体管、隔离层及第二导电型晶体管相堆叠的垂直型CMOS结构，以提高单位面积的器件密度；其中，采用掏除牺牲层的方法形成隔离层，且采用倾角环形刻蚀法，并通过填充及去除含硅有机物的方式，形成公共漏极导电层，以制备高质量的器件结构。

技术领域

本发明属于集成电路制造领域，涉及一种垂直型CMOS结构及制备方法。

背景技术

晶体管(Transistor)是一种固体半导体器件，具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流。与普通机械开关(如Relay、Switch)不同，晶体管利用电讯号来控制自身的开合，因此开关速度非常快。

集成电路装置使用晶体管执行许多不同的功能，且这些晶体管可采取许多不同的形式。随着科技的发展及人们对小型化、多功能器件的追求，集成电路器件的尺寸不断的收缩，但局限于制备工艺的限制，集成电路器件的物理尺寸接近达到极限，晶体管的尺寸缩小速度减慢，在水平方向上难以具有微缩的空间。

微电子研究中心(IEMC)认为，未来互补场效应晶体管(CFET)和垂直场效应晶体管(VFET)将是继环绕栅极场效应晶体管(GAA)之后的下一代以及下下一代的集成电路器件发展的趋势。

因此，提供一种垂直型CMOS结构及制备方法，以提高单位面积的器件密度，实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种垂直型CMOS结构及制备方法，用于解决现有技术中在水平方向上难以提高单位面积的器件密度的问题。

为实现上述目的及其他相关目的，本发明提供一种垂直型CMOS结构的制备方法，包括以下步骤：

提供基底；

于所述基底上形成第一导电型晶体管，所述第一导电型晶体管包括自下而上依次堆叠的第一源区、第一沟道区及第一漏区；

于所述第一导电型晶体管上形成隔离层；

于所述隔离层上形成第二导电型晶体管，所述第二导电型晶体管包括自下而上依次堆叠的第二漏区、第二沟道区及第二源区；

形成显露所述第一源区的环形槽；

形成覆盖所述环形槽的底部及侧壁的介电层；

于所述环形槽中，形成第一栅极导电层；

于所述环形槽中，采用倾角环形刻蚀法，去除部分所述介电层，以显露所述第一漏区、隔离层及第二漏区，并形成公共漏极导电层；

于所述环形槽中，形成第二栅极导电层。

可选地，于所述第一导电型晶体管上形成所述隔离层的步骤包括：

于所述第一漏区上形成依次堆叠的第一保护层、牺牲层及第二保护层；

刻蚀部分所述第二保护层及牺牲层，形成显露所述第一保护层的开口；

采用湿法刻蚀，自所述开口掏除部分所述牺牲层，以形成与所述开口连接的沟槽；

填充所述沟槽，形成所述隔离层。

可选地，所述第一保护层与所述牺牲层的选择蚀刻比的范围包括1:200～1:400；所述第二保护层与所述牺牲层的选择蚀刻比的范围包括1:200～1:400；所述第一保护层包括采用EPI法制备的Si层，所述牺牲层包括采用EPI法制备的SiGe层，所述第二保护层包括采用EPI法制备的Si层，且所述湿法刻蚀的刻蚀液包括盐酸；所述隔离层包括采用ALD法制备的SiO₂层。

可选地，采用倾角环形刻蚀法形成所述公共漏极导电层的步骤包括：