[发明专利]一种基于DDR存储的DDS任意分频系统及其分频方法

权利要求书

1.一种基于DDR存储的DDS任意分频系统，其特征在于，包括数据存储模块、时钟管理模块、波形生成控制模块、波形生成模块和通道调理模块；

所述数据存储模块的输出端与所述波形生成控制模块的第一输入端连接，所述数据存储模块的第一输入端与所述时钟管理模块的第一输出端连接，所述时钟管理模块的第二输出端分别与波形生成控制模块的第二输入端和波形生成模块的第一输入端连接，所述波形生成控制模块的第一输出端与数据存储模块的第二输入端连接，所述波形生成控制模块的第二输出端与时钟管理模块的输入端连接，所述波形生成控制模块的第三输出端分别与所述波形生成模块的第二输入端和通道调理模块的第一输入端连接，所述波形生成控制模块的第四输出端与所述波形生成模块的第三输入端连接，所述波形生成模块的输出端与通道调理模块的第二输入端连接；

所述波形生成模块包括DAC芯片及其外围电路；

所述波形生成模块中的DAC芯片包括第一DAC和第二DAC；所述第一DAC和第二DAC的分辨率均为16位；

所述波形生成控制模块包括第一异步FIFO、第二异步FIFO、第三异步FIFO、地址生成单元和计数单元；

所述DDR的输出端与第一异步FIFO的第一输入端连接，所述第一异步FIFO的第一输出端与第二异步FIFO的输入端连接，所述第一异步FIFO的第二输出端与第三异步FIFO的输入端连接，所述第二异步FIFO的输出端与第一DAC的输入端连接，所述第三异步FIFO的输出端与第二DAC的输入端连接，所述计数单元的输出端与第一异步FIFO的第二输入端连接，所述计数单元的输入端通过地址生成单元与所述DDR的输入端连接；

所述第一异步FIFO的输入端端口数为513位，其中512位作为第一异步FIFO的第一输入端，剩余1位作为第一异步FIFO的读数使能端；所述第一异步FIFO的输出端端口数为64位，其中32位作为第一异步FIFO的第一输出端，剩余32位作为第一异步FIFO的第二输出端；所述第二异步FIFO的输入端端口数为32位，并与所述第一异步FIFO的第一输出端的32位一一对应，所述第三异步FIFO的输入端端口数为32位，并与所述第一异步FIFO的第二输出端的32位一一对应；所述第二异步FIFO的输出端端口数为16位，并与所述第一DAC的16位分辨率一一对应，所述第三异步FIFIO同步源的输出端端口数为16位，并与所述第二DAC的16位分辨率一一对应。

2.根据权利要求1所述的基于DDR存储的DDS任意分频系统，其特征在于，所述数据存储模块包括DDR存储器及其外围电路，用于存储波形数据信息；所述时钟管理模块包括晶振和时钟芯片，用于提供系统工作所需时钟；所述波形生成控制模块为FPGA控制芯片，用于控制数字波形信号的产生；所述波形生成模块包括DAC芯片及其外围电路，用于将波形生成控制模块产生的数字波形信号转化为模拟波形信号输出；所述通道调理模块包括滤波电路、放大衰减电路和调偏电路，用于对DAC芯片输出的模拟波形信号进行处理，使其达到系统输出要求。

3.一种基于DDR存储的DDS任意分频系统的分频方法，其特征在于，包括以下步骤：

S1、设置系统输出频率；

S2、基于设置的系统输出频率，通过地址生成单元计算频率步进值，进而确定系统需要输出的数据的DDR地址和该数据在DDR地址中的数据位置；

S3、通过地址生成单元将DDR地址发送至DDR中，将数据位置发送至计数单元；

S4、通过DDR将接收到的DDR地址中的所有数据输入到第一异步FIFO中，同时通过计数单元根据接收到的数据位置开始计数；

S5、根据计数单元的计数值，选取接收到的数据位置下DDR地址中的数据输入到第二异步FIFO或第三异步FIFO中；

S6、经过时钟采样频率后，通过第二异步FIFO或第三异步FIFO将数字波形信号输入到对应的第一DAC或第二DAC中，实现任意分频。