[发明专利]一种新型十四比特流水线-逐次逼近型模数转换器

说明书

本发明涉及一种新型十四比特流水线‑逐次逼近型模数转换器，包括第一级流水线、第二级流水线、第三级流水线、第四级流水线和数字误差校正逻辑；上述第一级流水线、第二级流水线和第三级流水线是五比特逐次逼近型模数转换器结构，上述五比特其中一比特是冗余位；上述第四级流水线是两比特逐次逼近型模数转换器；输入信号经过上述第一级流水线、第二级流水线、第三级流水线和第四级流水线得到的转换数字码输入到上述数字误差校正逻辑进行处理，得到十四比特数字码。有益效果是转换速率高、功耗低。

【技术领域】

本发明涉及电子电路技术领域，具体涉及一种新型十四比特流水线-逐次逼近型模数转换器。

【背景技术】

逐次逼近式模拟数字转换器，SAR为英文successive approximation register的缩写，在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。SAR-ADC转换器由：采样保持电路、DAC、比较器、逐次逼近寄存器、时序及其他控制电路组成，核心是DAC和比较器。

随着CMOS工艺技术的不断发展，流水线型模数转换器(Pipeline ADC)在物联网、图像传感和无线通信等领域得到了广泛的应用。传统的流水线型模数转换器(PipelineADC)通常采用快闪型模数转换器(Flash ADC)作为每级流水线的子模数转换器(sub-ADC)来达到高速转换的目的。在高速应用中，传统的流水线型模数转换器(Pipeline ADC)通常需要使用一个高性能的采样保持运放(Sampling-and-Hold Amplifier)来减小因为子模数转换器(sub-ADC)和乘法数模转换器(Multiplying DAC)之间采样路径不匹配而导致的非线性误差。因此，传统结构的流水线型模数转换器(Pipeline ADC)通常会具有功耗较高等缺点。随着一些流水线-逐次逼近型模数转换器(Pipeline-SAR ADC)结构的应用，传统流水线型模数转换器(Pipeline ADC)的功耗问题得到了优化。虽然用逐次逼近型模数转换器(SAR ADC)代替快闪型模数转换器(Flash ADC)可以降低每级流水线的功耗，但是其在转换速率方面有较大的限制。

【发明内容】

本发明的目的是，提出一种转换速率高、功耗低的流水线-逐次逼近型模数转换器。

为实现上述目的，本发明采取的技术方案是一种新型十四比特流水线-逐次逼近型模数转换器，包括第一级流水线、第二级流水线、第三级流水线、第四级流水线和数字误差校正逻辑；上述第一级流水线、第二级流水线和第三级流水线是五比特逐次逼近型模数转换器结构，上述五比特其中一比特是冗余位；上述第四级流水线是两比特逐次逼近型模数转换器；输入信号经过上述第一级流水线、第二级流水线、第三级流水线和第四级流水线得到的转换数字码输入到上述数字误差校正逻辑进行处理，得到十四比特数字码。

优选地，上述五比特逐次逼近型模数转换器结构由子模数转换器和乘法数模转换器两部分构成；上述子模数转换器采用新型每周期二点五比特电容阵列实现输入信号的五比特模数转换，上述新型每周期二点五比特电容阵列用于采样保持输入信号，以及用于输入信号与参考电压作差；上述乘法数模转换器和上述子模数转换器共享上述新型每周期二点五比特电容阵列用于产生输入信号的残差，上述乘法数模转换器还包括残差放大器用于将上述残差放大后送入下一级流水线。

优选地，上述新型每周期二点五比特电容阵列包括3对差分电容阵列和3对开关阵列，6个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述3对差分电容阵列用来采样输入信号；上述3对差分电容阵列根据接入的参考电压产生3个参考电压；上述6个自带故意输入偏差的比较器用来将上述3个参考电压扩展成6个参考电压，同时将上述输入信号与上述6个参考电压进行比较；上述数字控制逻辑根据上述6个自带故意输入偏差的比较器的比较结果，通过上述3对开关阵列控制上述3对差分电容阵列进行第一次电容切换和第二次电容切换，对上述输入信号进行采样得到五比特数字码。