[发明专利]一种指令融合的实现方法及装置

说明书

本发明涉及微处理器设计技术，具体涉及一种指令融合的实现方法及装置，本发明方法在译码阶段将前缀指令和与其能融合的下一条指令合并成一条融合指令，前缀指令的源操作数变成融合指令的一个源操作数，替代隐式的源操作数，在提交阶段融合指令如果正常提交，提交地址前进两条指令，融合指令如果发生异常，在前缀指令处报告异常，前缀指令不更新体系结构状态，异常返回地址为前缀指令的地址。本发明能够有效实现指令融合，且设计简单，能够保证实现精确异常。

技术领域

本发明涉及微处理器设计技术，具体涉及一种指令融合的实现方法及装置。

背景技术

指令长度固定的处理器体系结构在扩充新的指令时，由于指令条数增多，需要更多的编码位作为操作码来表示指令功能，去除操作码后，指令编码中剩余的位能够表示的操作数个数有限，从而导致可能无法正常编码某些指令。比如，正常情况下，一条浮点乘加指令需要3个源操作数和1个目的操作数，我们用FPMA Rd, Rs1, Rs2, Rs3表示，该指令完成的功能是Rd=(Rs1xRs2)+Rs3。体系结构通常都定义了32个软件可见的浮点寄存器，一个浮点寄存器操作数需要5位表示，3个源操作数和1个目的操作数就需要20位指令编码。无法编码4个浮点寄存器类型的操作数时，体系结构使用累加乘指令，这样的指令只显式编码2个源操作数和1个目的操作数，我们用FPFMA Rd, RS1, Rs2表示，目的操作数Rd隐式的作为一个源操作数，完成的功能为Rd=(Rs1xRs2)+Rd，累加乘指令也完成了浮点乘加功能，但是属于破坏性指令，将乘加操作中的加数内容破坏了。假设要完成正常浮点乘加指令的功能(Rs1xRs2)+Rs3，用乘累加指令完成的话就是FPFMA Rs3, Rs1, Rs2，即Rs3=(Rs1xRs2)+Rs3，加数Rs3被改写了。

有些体系结构定义了一条前缀指令，用于和紧随其后的指令共同完成非破坏性的指令功能。为了便于描述，我们用PREFIX Rd, Rs表示前缀指令，其功能是把浮点寄存器Rs中的值写到Rd中，该指令可以和紧随其后的满足某些条件的指令融合成一条指令执行。比如，我们用如下所示的前缀指令和乘累加指令完成正常浮点乘加的功能：

PREFIX Rd, Rs3

FPFMA Rd, Rs1, Rs2

以上两条指令完成的功能即为：Rd=(Rs1xRs2)+Rs3。

体系结构要求微处理器设计时，前缀指令和后面能够与其融合的指令（为了便于描述，我们将其称作被前缀指令）可以分别单独执行，也可以融合成一条指令执行。无论采用哪种方式执行，当被前缀指令发生异常时，必须保证能够实现精确异常，即如果前缀指令更新了体系结构状态，那么异常报告在被前缀指令处，异常返回地址为被前缀指令的地址，如果前缀指令没有更新体系结构状态，那么异常报告在前缀指令处，异常返回地址位前缀指令的地址。

综上可知，微处理器设计时，将前缀指令和被前缀指令分别单独执行比较容易实现，但是如果融合成一条指令执行，对处理器的性能和功耗会有益处，而如何保证设计满足架构要求是一个挑战。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种指令融合的实现方法及装置，本发明能够有效实现指令融合，有利于提高处理器的性能、降低处理器的功耗，且设计简单，能够保证实现精确异常。

为了解决上述技术问题，本发明采用的技术方案为：

一种指令融合的实现方法，实施步骤包括：

1）在取指阶段，取出指令；

2）在译码阶段，判断是否有满足融合条件的前缀指令和被前缀指令连续出现并同拍被译码，如果有，那么将前缀指令融合到被前缀指令上，形成一条指令，将该条指令标记为融合指令，前缀指令的源操作数变成融合指令的一个源操作数，替代隐式的源操作数；如果没有，则对指令进行正常译码；