[发明专利]解速率匹配方法、装置、计算机设备和存储介质

说明书

本申请涉及一种解速率匹配方法、装置、计算机设备和存储介质。方法包括：接收信号序列；获取信号序列的传输码率；根据传输码率，生成信号序列对应的循环计数标识；根据循环计数标识，确定信号序列的输出信号地址；根据输出信号地址，从信号序列中提取与预设的基准码率相匹配的输出信号序列。采用本方法能够降低解速率匹配的复杂度、减少处理时延。

技术领域

本申请涉及无线通信技术领域，特别是涉及一种解速率匹配方法、装置、计算机设备和存储介质。

背景技术

速率匹配即无线发送设备在信道编码后，对编码比特进行打孔或重发，以匹配物理信道的承载能力，解速率匹配是速率匹配的逆过程，通过无线接收设备将信道传输码率转换为基准码率。速率匹配和解速率匹配可以实现无线通信系统的多速率、多业务复用，在保证编解码冗余度的同时，适应各种无线信道传输容量要求。在军用通信领域中，由于通信体制多样，存在多种通信速率需求，解速率匹配通常需要将多种传输码率转换为一个基准码率，其中传输码率除了可以是无线通信标准(例如，3GPP标准)中规定的标准码率，还可以是特殊码率。

传统无线接收设备中的解速率匹配电路可以使用FPGA(Field ProgrammableGate Array，现场可编程逻辑门阵列)芯片来实现，相比于ASIC(Application SpecificIntegrated Circuit，专用集成电路)芯片，FPGA芯片支持特殊码率的解速率匹配，具备可扩展性，适应于军用通信体制通常采用定制波形的特点。

然而，基于FPGA的解速率匹配电路通过对输入信号和输出信号进行地址控制，以及中间缓存来实现解速率匹配，当需要兼容多种传输码率的解速率匹配时，容易导致处理过程复杂度较高、时延较大，不利于扩展应用于多种传输码率。

因此，传统的解速率匹配方法存在复杂度较高、时延较大的问题。

发明内容

基于此，有必要针对上述技术问题，提供一种能够降低复杂度、减少时延的解速率匹配方法、装置、计算机设备和存储介质。

一种解速率匹配方法，所述方法包括：

接收信号序列；

获取所述信号序列的传输码率；

根据所述传输码率，生成所述信号序列对应的循环计数标识；

根据所述循环计数标识，确定所述信号序列的输出信号地址；

根据所述输出信号地址，从所述信号序列中提取与预设的基准码率相匹配的输出信号序列。

在其中一个实施例中，所述根据所述循环计数标识，确定所述信号序列的输出信号地址，包括：

根据所述基准码率对所述循环计数标识进行分组，得到标识组和所述标识组的控制参数；

若所述标识组的控制参数与预设的使能值相匹配，则在所述标识组中确定目标循环计数标识；

根据所述目标循环计数标识，确定所述信号序列的所述输出信号地址。

在其中一个实施例中，所述根据所述基准码率对所述循环计数标识进行分组，得到标识组和所述标识组的控制参数，包括：

根据所述基准码率和所述传输码率，确定所述标识组的个数；

根据所述标识组的个数对所述循环计数标识进行分组，得到所述标识组。

在其中一个实施例中，所述在所述标识组中确定目标循环计数标识，包括：

获取与所述标识组对应的标识起始值和标识步长；

根据所述标识步长对所述标识起始值进行累加运算，得到所述标识组对应的标识组累加序列；