[发明专利]一种分离栅MOSFET的制作方法

说明书

本发明公开了一种分离栅MOSFET的制作方法，包括：步骤一、在衬底上形成外延层；步骤二、在第一主面上淀积ONO结构；步骤三、刻蚀形成沟槽；步骤四、去除第二氧化层；步骤五、在沟槽内形成第三氧化层；步骤六、在沟槽内形成分离栅多晶硅；步骤七、去除沟槽上部侧壁的第三氧化层，使分离栅多晶硅顶部高于保留的第三氧化层；步骤八、以高密度等离子体化学气相沉积方式形成多晶硅间隔离氧化层，在沟槽侧壁形成侧壁氧化层，在第一氮化物层上形成厚氧化层；步骤九、去除侧壁氧化层；步骤十、去除第一氮化物层，以剥离厚氧化层。本发明通过HDPCVD方式在分离栅多晶硅上一次成型满足工艺要求的多晶硅间隔离氧化层，该多晶硅间隔离氧化层的厚度可精确控制。

技术领域

本发明涉及半导体技术领域，具体为一种分离栅MOSFET的制作方法。

背景技术

沟槽功率MOSFET是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。

为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅结构MOSFET器件应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。

如图1所示，目前这种分离栅结构MOSFET器件有如下缺点：

1、源极与栅极之间的多晶硅间隔离氧化层(IPO，inter-poly oxide)绝缘不良，导致栅极源极漏电流Igss增加；

2、源极与栅极之间的重叠面积过大，以及多晶硅间隔离氧化层厚度不足，导致源极与栅极之间的电容Cgs大幅增加。

造成上述缺点的主要原因在于，在现有技术的生产工艺中，如图2A至图2D所示，在湿法腐蚀去除沟槽侧壁的分离栅氧化层后，分离栅多晶硅表面会高于分离栅氧化层，在分离栅多晶硅的两侧会形成凹陷结构，导致后续在形成栅氧化层和多晶硅间隔离氧化层时，由于形成的多晶硅间隔离氧化层的厚度很薄，从而会形成“ㄇ”型，使得源极和栅极之间的绝缘不良、重叠面积过大，从而造成上述缺点。

发明内容

本发明的目的在于提供一种分离栅MOSFET的制作方法，通过高密度等离子体化学气相沉积方式在分离栅多晶硅上一次成型满足工艺要求的多晶硅间隔离氧化层，该多晶硅间隔离氧化层的厚度可精确控制，并以ONO结构作为硬掩膜，通过腐蚀第一氮化物层，来剥离由高密度等离子体化学气相沉积在第一主面上形成的厚氧化层，在不影响多晶硅间隔离氧化层形貌的前提下，高效去除厚氧化层，以解决背景技术中提及的问题。

为解决上述技术问题，本发明提供了一种分离栅MOSFET的制作方法，包括如下步骤：

步骤一、在具有第一导电类型的衬底上形成具有第一导电类型的外延层，所述外延层的上表面为第一主面，所述衬底的下表面为第二主面。

步骤二、在所述第一主面上依次淀积第一氧化层、第一氮化物层、第二氧化层，形成氧化物-氮化物-氧化物的ONO结构；优选的，所述第一氧化层的厚度为所述第一氮化物层的厚度为所述第二氧化层的厚度为所述第二氧化层的厚度可根据沟槽深度进行调整；优选的，所述第一氧化层为氧化硅，所述第一氮化物层为氮化硅，所述第二氧化层为氧化硅。

步骤三、刻蚀所述ONO结构及外延层，形成从所述第一主面延伸至其内部的沟槽；优选的，所述沟槽的深度为2-6μm。

步骤四、去除所述第二氧化层；优选的，通过干法刻蚀或湿法腐蚀方式去除所述第二氧化层，以使第一氮化物层外露。