[发明专利]具有硅上腔桥的分解的管芯互连

说明书

实施例公开了具有管芯组件的电子封装以及形成这种电子封装的方法。在实施例中，管芯组件包括：第一管芯；第二管芯，与第一管芯在横向上相邻。在实施例中，第一管芯和第二管芯均包括：第一半导体层；绝缘体层，在第一半导体层上方；第二半导体层，在绝缘体层上方。在实施例中，穿过第二半导体层设置腔。在实施例中，管芯组件还包括：桥接衬底，将第一管芯电耦合到第二管芯，其中，桥位于第一管芯的腔和第二管芯的腔中。

技术领域

本公开内容的实施例涉及电子封装，更具体而言，涉及具有利用硅上腔桥互连的分解的管芯的电子封装。

背景技术

随着半导体工业中对性能需求的不断提高，与使用单个单片管芯相反，也存在对管芯分解的需求。管芯的分解需要将多个管芯连接在一起，以使它们作为一个管芯运行。然而，多个管芯的互连具有挑战性。特别地，封装衬底制造技术目前不能提供足够精细的线/间距能力以在封装衬底上制造互连。已经提出了几种解决方案以满足所需的线/间距分辨率。

一种这样的解决方案是使用嵌入式多管芯互连桥(EMIB)。EMIB架构包括将桥接衬底嵌入到封装衬底中。桥接衬底可以耦合在管芯之间并且提供所需的精细线/间距迹线。然而，将桥接衬底嵌入封装衬底中并非没有问题。例如，桥接衬底的存在要求从封装衬底去除两到三层铜以容纳EMIB管芯。去除这些铜层会切割Vccin馈入电源层。这会对负载线(LL)产生不利影响，从而迫使增加封装层数以保持足够的性能。另外，EMIB管芯阻挡封装底部的连接盘侧电容器(LSC)与硅管芯之间的过孔拼接(via stitching)。

提供分解的管芯的互连的另一个提议的解决方案是使用3D管芯堆叠架构。然而，由于管芯堆叠在基础管芯上方，因此这种解决方案增加了Z高度。此外，3D管芯堆叠架构的实施成本高昂，并且具有很高的设计复杂度。此外，3D管芯堆叠依赖于穿衬底过孔(TSV)来连接到管芯。这限制了功率传送路径并引入了损耗。

附图说明

图1A是根据实施例的具有用于容纳桥接衬底的管芯上腔的管芯组件的截面图。

图1B是根据另一实施例的具有用于容纳桥接衬底的管芯上腔的管芯组件的截面图。

图2A是根据实施例的具有包括用于容纳桥接衬底的管芯上腔的管芯组件的电子封装的截面图。

图2B是根据实施例的具有通过放置在管芯上腔中的桥接衬底互连的一对管芯的电子封装的平面图。

图2C是根据实施例的具有通过跨过管芯的整个宽度的桥互连的一对管芯的电子封装的平面图。

图2D是根据实施例的具有通过放置在不同管芯上腔中的多个桥接衬底互连的多个管芯的电子封装的平面图。

图2E是根据实施例的具有通过单个桥接衬底互连的多个管芯的电子封装的平面图。

图3A是根据实施例的包括第一半导体层、绝缘体层和第二半导体层的管芯的截面图。

图3B是根据实施例的在第一半导体层上制造有源表面之后的管芯的截面图。

图3C是根据实施例的在形成穿过第二半导体层的腔之后的管芯的截面图。

图3D是根据实施例的在将第一管芯和第二管芯安装到载体上以使管芯上腔彼此对准之后的截面图。

图3E是根据实施例的在将桥接衬底放置在腔中并附接到第一管芯和第二管芯之后的截面图。

图3F是根据实施例的在用腔填充材料填充腔并且将管芯组件从载体转移到封装衬底之后的截面图。

图4A是根据实施例的具有管芯组件的电子封装的截面图，该管芯组件具有带有载体的薄桥接衬底。

图4B是根据实施例的当紫外(UV)光传播通过桥接衬底载体时的电子封装的截面图。