[发明专利]序列信号发生器

权利要求书

1.一种序列信号发生器，其特征在于，包括：波形播放处理模块、波形整合模块和至少一个进位链组；

每个进位链组包括至少两条进位链；

所述进位链由多个多路复用器级联构成，每个所述多路复用器包括第一输入端、第二输入端、选通端和输出端；所述多路复用器，用于在所述选通端为第一电平时，加载所述第一输入端的数据，在所述选通端为第二电平时，加载所述第二输入端的数据，所述第一电平和所述第二电平中一个为高电平，另一个为低电平；

相邻两级的所述多路复用器中位于前级的所述多路复用器的输出端与位于后级的所述多路复用器的第一输入端连接；所述进位链中位于最后一级的所述多路复用器的输出端，与所述波形整合模块的输入端连接；

所述波形播放处理模块，用于传输序列波形数据至所述进位链中各个所述多路复用器的第二输入端；

所述波形播放处理模块，还用于将与各条所述进位链对应的选通信号，传输至对应的所述进位链的每个所述多路复用器的选通端，并将与每个所述进位链组对应的输出控制信号传输至所述波形整合模块；

所述波形整合模块，用于根据所述输出控制信号，选择所述进位链组内相应的所述进位链输出的序列串进行输出；

其中，对于一个所述进位链组，与所述进位链组内各条所述进位链对应的选通信号，在经过一个波形加载时间后的每个时刻，至少存在一条所述进位链对应的选通信号为第一电平；

其中，对于一个所述进位链组，与所述进位链组内的所述进位链对应的选通信号的每段第一电平，均与所述进位链组内其它的至少一条所述进位链对应的选通信号的一段第一电平有时间重合段；

与所述进位链组对应的输出控制信号，使得所述波形整合模块在所述时间重合段，对相应的两条所述进位链进行输出切换。

2.根据权利要求1所述的序列信号发生器，其特征在于，所述波形播放处理模块，还用于传输序列波形数据至所述进位链中位于第一级的所述多路复用器的第一输入端。

3.根据权利要求1所述的序列信号发生器，其特征在于，所述波形整合模块包括与所述进位链组相同数量的多路复用器，一个所述进位链组的所有所述进位链的输出端与对应的一个多路复用器连接。

4.根据权利要求1～3任意一项所述的序列信号发生器，其特征在于，还包括：

通讯模块，用于接收上位机发送的序列波形数据和与所述序列波形数据对应的播放数据；

存储模块，用于存储数据；

时钟模块，用于生成工作时钟

所述波形播放处理模块，还用于将所述序列波形数据和所述播放数据存储至所述存储模块；

所述波形播放处理模块，还用于在利用所述通讯模块接收到所述上位机发送的播放所述序列波形数据的指令后，按照所述播放数据将所述序列波形数据分为与一个所述进位链组内每个所述进位链对应的序列波形数据，并发送至对应的所述进位链；

所述波形播放处理模块，还用于将所述工作时钟作为参考时钟，生成相应的所述进位链组内各个所述进位链的选通信号，以及生成相应的所述进位链组的所述输出控制信号。

5.根据权利要求4所述的序列信号发生器，其特征在于，所述序列信号发生器基于FPGA、CPLD或ASIC芯片实现。