[发明专利]灵活支持混合总线协议的芯片配置网络系统有效
| 申请号: | 202010182318.1 | 申请日: | 2020-03-16 |
| 公开(公告)号: | CN111555901B | 公开(公告)日: | 2022-08-12 |
| 发明(设计)人: | 汤先拓;邬江兴;刘勤让;沈剑良;吕平;陈艇;宋克;李沛杰;刘冬培;张丽 | 申请(专利权)人: | 中国人民解放军战略支援部队信息工程大学 |
| 主分类号: | H04L41/0803 | 分类号: | H04L41/0803;H04L41/14;H04L69/08;H04L69/06;H04L69/18;H04L69/22;G06F15/78 |
| 代理公司: | 郑州大通专利商标代理有限公司 41111 | 代理人: | 石丹丹 |
| 地址: | 450000 河*** | 国省代码: | 河南;41 |
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| 摘要: | |||
| 搜索关键词: | 灵活 支持 混合 总线 协议 芯片 配置 网络 系统 | ||
1.一种灵活支持混合总线协议的芯片配置网络系统,其特征在于,包括:配置网络主从接口、协议解析与地址映射模块和核心互连网络;在配置网络主从接口处增加协议解析与地址映射模块,协议解析与地址映射模块与核心互连网络连接;所述协议解析与地址映射模块用于实现总线读写请求/读写响应地址与网络ID之间的转换,以及将不同总线协议的读写请求或读写响应按照统一的格式转化为数据包的形式并注入核心互连网络,或将从核心互连网络接收的数据包根据不同的总线协议转换为相应的总线信号时序,数据包在核心互连网络中传输时具有协议无关性;
所述协议解析与地址映射模块包括同步处理子模块、协议封包处理子模块、地址映射子模块、协议解包处理子模块、输入队列子模块和输出队列子模块;
所述同步处理子模块,用于完成信号在总线时钟与网络时钟之间的跨时钟域处理;
所述协议封包处理子模块,用于根据总线协议将总线读写请求/读写响应封装成数据包的形式;
所述地址映射子模块,用于总线读写请求/读写响应地址与网络DEST_ID之间的映射,该DEST_ID封装至数据包中,用于在核心互连网络中选路;
所述协议解包处理子模块,用于接收网络中传送过来的数据包,并根据不同的总线协议转换成相应的总线信号时序;
所述输入队列子模块,用于接收网络传送过来的数据包,生成相应的反压信号输送给网络,并在总线读写请求/读写响应信号的控制下上传数据包至协议解包处理子模块进行后续解包处理;
所述输出队列子模块,用于接收总线读写请求/读写响应经协议封包处理子模块后产生的数据包,生成相应的反压信号给总线接口,并在网络空闲时将输出队列子模块中的数据包注入网络。
2.根据权利要求1所述的灵活支持混合总线协议的芯片配置网络系统,其特征在于,不同总线协议的读写请求或读写响应在网络中具有统一的数据包格式,其数据包格式如下:
Tail Body … Body Header
该数据包由头微片(Header Flit)、体微片(Body Flit)和尾微片(Tail Flit)三种数据结构组成,其中,头微片携带路由信息和相关总线控制信息,体微片和尾微片携带读写数据信息与数据包结束指示,三种微片的数据宽度均与网络接口的数据位宽相匹配。
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