[发明专利]一种信息处理芯片放电电路

说明书

本发明涉及服务器技术领域，提供一种信息处理芯片放电电路，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，Core电电源轨放电单元将Core电的电压V_Core与第一参考电压的进行大小比较，当Core电的电压V_Core大于第一参考电压时，对Core电电源轨进行快速放电；非Core电电源轨放电单元将Core电的电压V_Core与非Core电的电压V_非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电，从而实现将FPGA的各电源轨电压快速降到规定范围，保障FPGA的安全。

技术领域

本发明属于服务器技术领域，尤其涉及一种信息处理芯片放电电路。

背景技术

伴随云计算的发展，信息化逐渐覆盖到社会的各个领域。人们的日常工作生活越来越多的通过网络来进行交流，网络数据量也在不断增加，这对FPGA信息处理能力提出了更高的要求，推动了FPGA的升级与换代。随着FPGA的升级与换代，信息处理能力提高了，随之而来的是功耗的大幅提升，每个电源轨上电容的也越来越多，这导致了FPGA停止工作后，不同电源轨的放电时间变长。但是由于FPGA要求在其断电后，其各电源轨要在一定时间内下降到安全电压值，并且各电源轨与核电之间的压差要控制在一定范围内。

因此，为了满足芯片各电源轨放电的要求，现有设计方法为电阻与MOS管串联后并联在各电源轨的供电线路上，并通过控制MOS的开关以达到放电的目的。但是，放电电阻一旦确定其放电速度就确定了，而且其阻值随着时间与温度的变化会逐渐变大，放电速度难以保证，并且没有考虑各电源轨与核电间的压差,以及检查放电完成后的电压。

发明内容

针对现有技术中的缺陷，本发明提供了一种信息处理芯片放电电路，旨在解决现有技术中放电电阻一旦确定其放电速度就确定了，而且其阻值随着时间与温度的变化会逐渐变大，放电速度难以保证，并且没有考虑各电源轨与核电间的压差，以及检查放电完成后的电压的问题。

本发明所提供的技术方案是：一种信息处理芯片放电电路，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，所述Core电电源轨放电单元和非Core电电源轨放电单元均与放电控制端连接；

所述Core电电源轨放电单元，用于根据所述放电控制端的断电控制信号，将Core电的电压V_Core与第一参考电压的进行大小比较，当Core电的电压V_Core大于第一参考电压时，对Core电电源轨进行快速放电；

所述非Core电电源轨放电单元，根据所述放电控制端的断电控制信号，将Core电的电压V_Core与非Core电的电压V_非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电。

作为一种改进的方案，所述第一参考电压为0.1V电压，所述第二参考电压为0.7V电压。

作为一种改进的方案，所述Core电电源轨放电单元包括第一差分放大器、场效应管Q3、场效应管Q5和放电电阻R3；

所述第一差分放大器的输入端为V_Core电压信号和0.1V电压信号，输出端连接场效应管Q3的栅极，所述场效应管Q3的漏极与电阻R3连接，所述电阻R3的另一端与0.9V Core电电源轨连接，所述场效应管Q3的源极接地；

所述0.9V Core电电源轨与所述电阻R3之间的电路上设有第一电路节点，所述第一电路节点引出的线路与DC-DC转换芯片U3的针脚VOUT连接，所述DC-DC转换芯片U3的针脚EN与放电控制端连接；