[发明专利]一种高速低功耗的抗软错误锁存器

说明书

本发明公开了一种高速低功耗的抗软错误锁存器，可全方位容忍单节点软错误的产生，包含三个传输门、两个2P‑1N结构单元(PN1、PN2)、两个钟控反相器(C1、C2)以及一个钟控C单元(C3)。三个传输门的输出信号分别与两个2P‑1N结构单元的输入对称相连，两个2P‑1N结构单元的输出信号不仅作为两个钟控反相器的输入信号，而且还作为钟控C单元的输入信号，两个钟控反相器的输出作为反馈信号与两个2P‑1N结构单元的输入相连，钟控C单元的输出信号作为锁存器的最终输出。本发明不仅可实现全方位容忍单节点软错误，速度快、功耗低，具有良好的稳定性，而且可用于时钟门控电路，拥有较高的可扩展性。

技术领域

本发明涉及一种高速低功耗的抗软错误锁存器，涉及集成电路设计技术和半导体器件制造领域。

背景技术

对于电路来说会发生各种各样的错误，总的来说错误主要是分为两种：硬错误和软错误。使电子系统永久性失效的错误称为硬错误，通常由永久故障引起。而瞬态故障引起的错误称作软错误，通常是由高能粒子轰击器件或者噪声干扰引起的。

半导体技术在不断发展，很多问题也不断凸显出来。随着晶体管的尺寸不断变小，同样面积的硅片上集成了越来越多的器件，电路中的寄生电容也不断变小，集成电路的功耗变得更低，晶体管的阔值电压也不断降低，导致电路节点的临界电荷量也不断的降低。因为临界电荷量是保持逻辑值所需要的最小电荷量，临界电荷量不断降低意味着电路中的节点更容易被高能粒子干扰逻辑状态，敏感性增高，所以集成电路更容易受到高能粒子的影响造成软错误现象。

实际上，软错误对于个人使用来说基本上没什么影响，例如手机或者电脑，就算这些电子产品受到软错误的影响而死机了，重启之后还可以继续使用，但是对于稳定性要求极高的一些重要电子系统来说，软错误造成的影响有可能非常大，例如航天航空技术，因此软错误是一个需要十分重视的问题。

集成电路在航天领域扮演着十分重要的角色，更是“信息战”和国防安全的重要技术。航天器在充满这么多恶劣因素的太空环境中运作，需要很高的可靠性，因为太空环境充满了辐射，而辐射当中有很多高能粒子，当这些高能粒子入射到电路中的敏感节点时有可能会引起软错误。软错误造成的不良影响也有很多种，有的软错误会造成无法被检测的系统级数据破损；有的会引起电路逻辑结果错误，导致电路功能失常，更严重的话会使航天器系统失效。因此全球各地都开始关注软错误问题，如何抵抗软错误成为集成电路设计最关键的问题之一。

一种常见的方法是三模冗余锁存器，它由三个传统锁存器以及一个表决电路构成，通常表决电路为多数表决器。虽然三模冗余锁存器有很高的可靠性，甚至可以承受很高能量粒子轰击带来的影响，但是三模冗余锁存器是时空冗余，使其功耗、延时、面积开销都很大。更重要的是，三模冗余锁存器对于三个锁存器内部的所有节点的确是完全容忍软错误，但是表决电路是毫无防备的，只要高能粒子轰击表决电路，就会产生软错误现象，这是三模冗余锁存器无法解决的问题。因此，如何在保持高可靠性的基础上尽量降低功耗、延时和面积开销的问题显得尤为重要。

发明内容

本发明的发明目的是针对上述背景技术的不足，提供了一种高速低功耗的抗软错误锁存器设计，在提高可靠性的同时降低传统三模冗余方式带来的功耗、延时和面积开销。

本发明为解决上述技术问题采用以下技术方案：

一种高速低功耗的抗软错误锁存器，该锁存器包含第一至第三传输门、第一、第二2P-1N结构单元、第一、第二钟控反相器以及钟控C单元，每个传输门和钟控反相器的时钟控制信号为一对相反的时钟信号，第一至第三传输门的输出信号分别与第一、第二2P-1N结构单元的输入相连；第一、第二2P-1N结构单元的输出信号分别作为第一、第二钟控反相器的输入信号，同时作为钟控C单元的输入信号；第一、第二钟控反相器的输出作为反馈信号分别与第一、第二2P-1N结构单元的输入相连，钟控C单元的输出信号作为该锁存器的最终输出。