[发明专利]快速收敛的低密度奇偶校验码的位翻转解码器

说明书

本公开涉及一种提高非易失性存储器装置中的位翻转解码器的收敛性的装置、系统与方法。示例方法包括：接收噪声码字，该噪声码字已基于低密度奇偶校验码的奇偶校验矩阵被生成，并在由位翻转解码器接收之前被提供至通信信道；并且对所接收的噪声码字执行单个解码迭代，单个解码迭代跨越多个阶段。在一些实施例中，执行单个解码迭代包括：计算与奇偶校验矩阵的单各列相对应的度量；在确定度量超过翻转阈值时，翻转单各列中的至少一位；在翻转之后，将校正子计算为噪声码字与奇偶校验矩阵的乘积；并且在确定校正子不为零时，更新翻转阈值。

技术领域

本申请文件总体涉及非易失性存储器装置，并且更特别地，涉及非易失性存储器装置中的错误校正。

背景技术

对于任意数据存储装置与数据传输，数据完整性都是重要特征。对于包括NAND闪速存储器装置的各种类型的数据存储装置，推荐使用强错误校正码(ECC)。

固态驱动器(SSD)利用多层NAND闪速存储器装置进行持久存储。然而，多层NAND闪速存储器装置可能本身不可靠，并且通常需要使用ECC来显著提高数据可靠性，但是以ECC奇偶校验位的额外存储空间为代价。因此，需要能够利用提高的收敛属性来提供数据保护的ECC。

发明内容

本公开技术的实施例涉及一种提高低密度奇偶校验(LDPC)码的位翻转解码器的收敛的方法、装置与系统。除其它特征与益处之外，本文中描述的方法与装置有利地实现了位翻转解码算法中的较快收敛，因此提供了较高的吞吐量与较低的功耗。

在一个示例方面，一种提高位翻转解码器的收敛性的方法包括：接收噪声码字，该码字已基于LDPC码的奇偶校验矩阵被生成，并在由位翻转解码器接收之前被提供至通信信道；对所接收的噪声码字执行单个解码迭代，该单个解码迭代跨越多个阶段，其中针对多个阶段中的每个阶段，执行单个解码迭代包括：计算与奇偶校验矩阵的单个列相对应的度量；在确定度量超过翻转阈值(T)时，翻转单个列中的至少一位；在翻转之后，将校正子计算为噪声码字与奇偶校验矩阵的乘积；以及在确定校正子不为零时，更新翻转阈值，其中基于第一组规则来更新多个阶段中的第一阶段的翻转阈值，并且其中基于与第一组规则不同的第二组规则来更新第一阶段之后的第二阶段的翻转阈值。

在另一示例方面，上述方法可以由包括处理器的视频编码器设备或视频解码器设备实现。

在又一示例方面，这些方法可以以处理器可执行指令的形式实施并存储在计算机可读程序介质上。

可以以提供以下特征中的一个或多个特征的特定方式来实现本申请文件中描述的主题。

附图说明

图1示出存储器系统的示例。

图2是示例非易失性存储器装置的示图。

图3是示出非易失性存储器装置的单元电压电平分布(V_th)的示例示图。

图4是示出非易失性存储器装置的单元电压电平分布(V_th)的另一示例示图。

图5是示出编程干扰之前与之后的非易失性存储器装置的单元电压电平分布(V_th)的示例示图。

图6是示出作为参考电压的函数的非易失性存储器装置的单元电压电平分布(V_th)的示例示图。

图7是示出示例性NAND装置中的位翻转解码器的失败位(FB)分布与码字失败率(CFR)的性能图。

图8示出提高位翻转解码器的收敛性的示例方法的流程图。

图9A示出提高位翻转解码器的收敛性的另一示例方法的流程图。

图9B示出提高位翻转解码器的收敛性的又一示例方法的流程图。

具体实施方式