[发明专利]多个协议层封装互连的虚拟链路状态在审

专利信息
申请号: 202010134763.0 申请日: 2020-03-02
公开(公告)号: CN111797040A 公开(公告)日: 2020-10-20
发明(设计)人: J·T·霍;T·L·宋;M·韦格;S·W·林 申请(专利权)人: 英特尔公司
主分类号: G06F13/38 分类号: G06F13/38;G06F13/42
代理公司: 永新专利商标代理有限公司 72002 代理人: 刘瑜
地址: 美国加*** 国省代码: 暂无信息
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摘要:
搜索关键词: 协议 封装 互连 虚拟 状态
【说明书】:

系统、方法和设备可以包括:第一管芯,其包括第一仲裁和多路复用逻辑;与第一互连协议相关联的第一协议栈,以及与第二互连协议相关联的第二协议栈。第二管芯包括第二仲裁和多路复用逻辑。多通道链路将第一管芯连接到第二管芯。第二仲裁和多路复用逻辑可以将请求发送到第一仲裁和多路复用逻辑以改变与第一协议栈相关联的第一虚拟链路状态。第一仲裁和多路复用逻辑可以从多通道链路上接收来自第一管芯的请求,该请求指示用于改变第一虚拟链路状态的请求;确定第一互连协议已准备好改变物理链路状态;以及在维持第二虚拟链路状态的同时,根据接收到的请求来改变第一虚拟链路状态。

背景技术

互连可用于提供系统内不同设备之间的通信,使用某种类型的互连机制。用于计算机系统中的设备之间的通信互连的一种典型的通信协议是快速外围组件互连(快速PCITM(PCIeTM))通信协议。该通信协议是加载/存储输入/输出(I/O)互连系统的一个示例。设备之间的通信通常根据此协议以很高的速度串行执行。

设备可以跨各种数量的数据链路连接,每个数据链路包括多个数据通道。上游设备和下游设备在初始化时进行链路训练,以优化跨各种链路和通道的数据传输。

附图说明

图1示出了包括多核处理器的计算系统的框图的实施例。

图2是根据本公开的实施例的互连两个管芯的示例R-链路的示意图。

图3是根据本公开的实施例的多芯片封装链路(MCPL)的简化框图。

图4是根据本公开的实施例的使用逻辑PHY接口(LPIF)与多个协议的上层逻辑接合的多芯片封装链路(MCPL)的简化框图。

图5是示出了根据本公开的实施例的示出物理链路状态机和虚拟链路状态机的示例位置的多芯片封装链路(MCPL)的示意图。

图6是根据本公开的实施例的示例物理层分组(PLP)格式的示意图。

图7是示出了根据本公开的实施例的用于将虚拟和物理链路状态从活动状态改变为空闲状态的示例消息流的泳道图。

图8A-图8C是示出了根据本公开的实施例的示出消息流路径的多芯片封装链路(MCPL)的示意图。

图9示出了包括互连架构的计算系统的实施例。

图10示出了包括分层堆栈的互连架构的实施例。

图11示出了在互连架构内要生成或接收的请求或分组的实施例。

图12示出了用于互连架构的发射器和接收机对的实施例。

图13示出了包括处理器的计算系统的框图的另一实施例。

图14示出了包括多个处理器插槽的计算系统的框的实施例。

图15是示出了示例链路训练状态机的图。

具体实施方式

在以下描述中,阐述了许多特定细节,例如特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定测量/高度、具体的处理器流水线级和操作等,以便提供对本公开的透彻理解。然而,对于本领域的技术人员将显而易见的是,不需要采用这些具体细节来实践本公开。在其他实例中,众所周知的组件或方法,例如特定和替代的处理器架构、所描述算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现,代码中特定算法的表达、特定的掉电和门控技术/逻辑以及计算机系统的其他特定的操作细节为了避免不必要地使本公开不清楚,没有详细描述。

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