[发明专利]一种低导通电阻低压分离栅MOS器件的制造方法

说明书

本发明提供一种低导通电阻低压分离栅MOS器件的制造方法，本发明通过对外延片的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。相比于传统方法，本发明有以下优点：第一，本发明所提出的制造方法制造的分离栅MOS器件拥有更低的导通电阻；第二，对于同一耐压等级，本方案可以采用比传统方法更大的外延层厚度，因而对外延厚度的控制要求更低，可以提高器件良率；第三，本发明对外延层杂质分布控制的要求更低，可以提高器件良率；第四，本发明所提出的制造方法制造的分离栅MOS器件性能受衬底反扩的影响更小。

技术领域

本发明属于半导体功率器件技术领域，主要涉及一种低导通电阻低压分离栅MOS器件的制造方法。

背景技术

分离栅功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换，有着广阔的发展和应用前景。器件导通电阻作为分离栅MOS器件的关键参数之一，它的进一步降低一直是器件设计工程师们不懈的追求。

对于低压分离栅MOS器件，为了尽可能地降低它的导通电阻，工程师们往往采用非常薄的外延材料来制造器件。然而，对于薄外延材料，无论是外延厚度的均匀性还是外延杂质分布均匀性都极难控制，因而本领域常用的降低器件导通电阻的方案如线性外延、超结结构等在薄外延材料中很难实现，再加上器件制造过程中的热过程造成的衬底中的杂质向外延中扩散现象(衬底反扩)在薄外延中影响更大(外延厚度变薄时，受衬底反扩影响的外延厚度在总外延厚度中的比例将变得更大)，低导通电阻低压分离栅MOS器件制造难度和制造成本一直居高不下。

发明内容

为解决上述问题，本发明提供了一种低导通电阻低压分离栅MOS器件的制造方法，通过对外延片施加一定温度和时间的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。

为实现上述发明目的，本发明技术方案如下：

一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：

步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型第一导电类型外延层02构成的外延片；

步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；

步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使第一导电类型衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；

步骤4，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述厚氧化层08相对栅氧化层06更厚；

步骤5，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03，所述第二导电类型阱区03底部高于控制栅多晶硅07底部或与控制栅多晶硅07底部齐平；

步骤6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；

步骤7，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；