[发明专利]一种实现SystemC半实物仿真时间同步的方法

说明书

本发明提供了一种实现SystemC半实物仿真时间同步的方法，包括执行以下步骤：步骤1：在PC机和实际硬件之间连接时钟源发生器，该时钟源发生器能按照指定的数值来产生对应的时钟源，所述时钟源作为半实物仿真中的实际硬件的时钟输入源；步骤2：在PC机的SystemC的程序里面，书写一个时钟同步模块，该时钟同步模块一方面产生时钟输出来驱动实际硬件，另一方面通过USB总线和PC机进行时钟同步协议的通信来同步SystemC程序的运行。本发明的有益效果是：本发明的一种实现SystemC半实物仿真时间同步的方法就保证了软件的逻辑时钟和实际硬件的时序同步，满足了软硬件协同模拟开发的基本需求。

技术领域

本发明涉及半导体领域，尤其涉及一种实现SystemC半实物仿真时间同步的方法。

背景技术

由于近现代半导体行业的大力扩张，半导体的集成规模愈发复杂和庞大；例如最新的因特尔cpu，其中就集成了1000000多个半导体器件；伴随着目前的繁荣产业，半导体开发验证测试的速度对半导体企业的发展至关重要。所以目前的半导体开发中的基本模式是一边开发一边模拟验证，其中，SystemC是一种能全生命周期支持的开发和测试框架。从前期的数字电路逻辑验证，到后期的架构分析，算法分析，以及上层应用软件软件例如操作系统的移植适配都是能支持的。所以目前SystemC得到了广泛的应用，在目前5G技术的角逐上，华为就采用了FastModels和半实物化仿真的方案来加快研发进度。其中FastModels的导出接口标准就是SystemC标准。

SystemC是使用C++程序设计语言开发出来的一个类库，并且提供了一个事件驱动的仿真框架来对各种事件的执行顺序进行调度。SystemC的调度算法思想是把连续的仿真时间划分为多个离散的仿真时刻，再把一个仿真时刻划分为多个delta-cycle，在一个delta-cycle或者多个delta-cycle周期之后更新通道值，这样就可以在这些delta-cycle中用顺序执行的编程语言来模拟硬件的并行性行为。使得仿真系统的设计者能够用C++的语法规则模拟并行的进程。这样不但增加了开发的便利程度，而且降低了软件工程师进行硬件开发测试的门槛。

目前SystemC已经成为了仿真模拟行业的标准，各大EDA厂商的产品都兼容SystemC标准。SystemC是纯粹的软件，虽然能完整模拟现有的硬件行为，但是目前的半导体开发早已经不是从零开始了，很多EDA公司或者研发团队目前已经有很成熟的模块了，这些模块已经通过了很多次的严格测试；例如通信基带这些高频器件，它已经是一个很成熟的模块，这时候人们往往更希望这个模块能和软件一起协同仿真，而不是使用软件再写一个同样复杂的模拟模块。这时候，半实物仿真的需求就产生了。而且同样地，可能有些模块在整个系统中的复杂度并没有太高，设计也并不复杂，这时候我们就可以使用纯软件甚至TLM的方式来书写实现，一方面能集成成熟模块，另一方面不会因为某些不是很关键的模块而影响整体的测试验证进度。如背景图1所示，背景图1是一个半实物化仿真的示例：其中，左边的方框代表真实硬件，右边代表PC机上面运行的模拟程序。他们之间通过某种方式进行连接通信。

在半实物化仿真的领域中，有一个至关重要的问题，那就是时间的同步问题。什么叫做时间的同步呢？因为软件是在模拟真实硬件，所以，在软件的逻辑中，也是有时间概念的，这个时间并不是我们显示世界中的时间，而是虚拟的逻辑时间。假如说软件模拟需要运行逻辑时间1分钟，如果这个运算逻辑很复杂，且你的电脑的性能一般般，那么可能这个软件需要运行10分钟之后才结束。那么在模拟的世界里，软件还是运行了1分钟，但是现实世界中的时间花了10分钟。如果你的电脑性能足够强大，那么可能这个软件只运行1秒钟就结束了，那么逻辑的运行时间还是1分钟。所以，目前的问题在于，不同的模拟环境中，不同的电脑性能下，软件的模拟速度都是很难统一的。那么在实际的软硬协同半实物化仿真的工作中，这种问题肯定是首要解决的。因为你的一个成熟的外设模块，他的性能是固定的；例如一个成熟的基带模块硬件，他的性能是固定的，他解码一段无线电信息所花的时间基本上是严格相等的。那么我们的问题就是来保证这两个模块的同步，因为一个是固定的时间，另一个是不固定的时间,如背景图2所示。

发明内容