[发明专利]用于利用所选择的舍入来执行浮点加法的系统和方法

权利要求书

1.一种处理器，包括：

解码电路装置，用于对指令解码，所述指令指定第一浮点FP源和第二FP源的位置以及操作码，所述操作码指示所述处理器用于：

将较小的源FP操作数的尾数向右移位，直到FP源被对准，从而基于逃逸的任何位生成舍入控制；

同时生成两个和：一个和是FP源的和，另一个和是FP源的和加1，所述和具有模糊-J位格式，所述模糊-J位格式具有附加的可能的J位位置；

基于所述舍入控制选择所述两个和中的一个和；以及

生成结果，所述结果包括所选择的和的从最高有效的非零J位开始的、尾数宽度数量的最高有效的位；以及

执行电路装置，用于根据所述操作码执行所述指令。

2.如权利要求1所述的处理器，其中，所述指令进一步用于指定第三源FP操作数和第四源FP操作数的位置，并且所述操作码进一步指示所述执行电路用于在第一周期内生成所述第三源FP操作数和所述第四源FP操作数的积，通过充当要在生成所述结果时使用的第一源FP格式，所述积用于在第二周期中被使用。

3.如权利要求2所述的处理器，其中，所述第一FP操作数、所述第二FP操作数和所述第三FP操作数包括具有多个浮点元素的紧缩数据向量，并且其中，所述执行电路用于并行地对多个元素中的每个元素执行经解码的指令。

4.如权利要求2所述的处理器，其中，所述第一FP操作数、所述第二FP操作数和所述第三FP操作数包括具有M行乘N列的浮点元素的矩阵，并且其中，所述执行电路用于并行地对M乘N个元素的子集执行经解码的指令。

5.如权利要求1-4中的任一项所述的处理器，其中，所述第一FP操作数和所述第二FP操作数具有不同的符号。

6.如权利要求1-4中的任一项所述的处理器，其中，符合电子与电气工程师学会发布的标准格式IEEE-754的所述模糊-J位格式包括23位的小数和9位的指数，其中，所述模糊-J位格式具有用于所述J位的多个可能的位置。

7.如权利要求1-6中的任一项所述的处理器，其中，维持其模糊-J位格式的累加结果被路由以供后续浮点操作使用。

8.如权利要求1-7中的任一项所述的处理器，其中，所述执行电路装置用于将所述结果转换为标准IEEE 754格式，并且将经转换的结果写入由所述指令进一步指定的目的地操作数中。

9.一种用于由处理器执行的方法，所述方法包括：

使用解码电路对指令解码，所述指令指定第一浮点FP源和第二FP源的位置以及操作码，所述操作码指示所述处理器用于：

将较小的源FP操作数的尾数向右移位，直到FP源被对准，从而基于逃逸的任何位生成舍入控制；

同时生成两个和：一个和是FP源的和，另一个和是FP源的和加1，所述和具有模糊-J位格式，所述模糊-J位格式具有附加的可能的J位位置；

基于所述舍入控制选择所述两个和中的一个和；以及

生成结果，所述结果包括所选择的和的从最高有效的非零J位开始的、尾数宽度数量的最高有效的位；以及

使用执行电路根据所述操作码来执行所述指令。

10.如权利要求9所述的方法，其中，所述指令进一步用于指定第三源FP操作数和第四源FP操作数的位置，并且所述操作码进一步指示所述执行电路用于在第一周期内生成所述第三源FP操作数和所述第四源FP操作数的积，通过充当要在生成所述结果时使用的第一源FP格式，所述积用于在第二周期中被使用。

11.如权利要求10所述的方法，其中，所述第一FP操作数、所述第二FP操作数和所述第三FP操作数包括具有多个浮点元素的紧缩数据向量，并且其中，所述执行电路用于并行地对多个元素中的每个元素执行经解码的指令。