[发明专利]基片处理方法和基片处理装置

说明书

本发明提供基片处理方法和基片处理装置。基片处理装置实现的基片处理方法包括步骤a)和步骤b)。步骤a)是对被处理体局部地进行蚀刻，形成凹部的步骤。步骤b)是在凹部的侧壁形成沿凹部的深度方向而厚度不同的膜的步骤。步骤b)包括步骤b‑1)和步骤b‑2)。步骤b‑1)是供给第1反应物，使第1反应物吸附到凹部的侧壁的步骤。步骤b‑2)是供给第2反应物，使第1反应物与第2反应物反应而形成膜的步骤。本发明能够抑制半导体图案的形状异常。

技术领域

本发明涉及基片处理方法和基片处理装置。

背景技术

伴随半导体装置的集成不仅在水平方向而且在垂直方向上进展，在半导体装置的制造过程中形成的图案的高宽比(aspect ratio)变大。例如，在3D NAND的制造中，在贯通多个金属配线层的方向上形成通道孔(channel hole)。在形成64层存储单元的情况下，通道孔的高宽比为45。

为了高精度地形成高高宽比的图案，提出了各种各样的方法。例如，提出了通过在形成于基片的电介质材料的开口反复执行蚀刻和成膜，来抑制横向上的蚀刻的方法(专利文献1)。另外，提出了将蚀刻和成膜组合来形成用于防止电介质层的横向上的蚀刻的保护膜的方法(专利文献2)。

现有技术文献

专利文献

专利文献1：美国专利申请公开第2016/0343580号说明书

专利文献2：美国专利申请公开第2018/0174858号说明书

发明内容

发明要解决的技术问题

本发明提供一种能够抑制半导体图案的形状异常的技术。

用于解决技术问题的技术方案

本发明的一个方式的基片处理装置实现的基片处理方法包括步骤a)和步骤b)。步骤a)是对被处理体局部地进行蚀刻，形成凹部的步骤。步骤b)是在凹部的侧壁形成沿凹部的深度方向而厚度不同的膜的步骤。步骤b)包括步骤b-1)和步骤b-2)。步骤b-1)是供给第1反应物，使第1反应物吸附到凹部的侧壁的步骤。步骤b-2)是供给第2反应物，使第1反应物与第2反应物反应而形成膜的步骤。

发明效果

依照本发明，能够抑制半导体图案的形状异常。

附图说明

图1是表示一个实施方式的基片处理方法的流程的一例的流程图。

图2是用于说明通过一个实施方式的基片处理方法形成的图案的一例的图。

图3是用于说明一个实施方式的基片处理方法的半导体图案的形状异常的抑制的图。

图4是用于说明一个实施方式的基片处理方法的第1例的图。

图5是用于说明一个实施方式的基片处理方法的第2例的图。

图6是用于说明通过一个实施方式的基片处理方法形成的保护膜的覆盖率的控制的图。

图7是用于说明通过一个实施方式的基片处理方法形成的保护膜的膜厚的图。

图8是用于说明通过一个实施方式的基片处理方法形成的保护膜的膜厚与处理腔室内的压力的关系的图。

图9是用于说明使用一个实施方式的基片处理方法的情况下的蚀刻速率的改善的图。

图10是表示第2实施方式的基片处理方法的流程的一例的流程图。

图11是表示通过第2实施方式的基片处理方法形成的图案的一例的图。

图12是用于说明第2实施方式的基片处理方法的开口堵塞的抑制的第1图。