[发明专利]电源接通清除电路和半导体装置

说明书

本发明提供一种能够抑制消耗电流的电源接通清除电路。上述电源接通清除电路具有：第一逆变器部，包括恒电流发送部和第一晶体管，上述恒电流发送部在一端与被供给第一电源电压的第一线连接，并从一端朝向另一端发送恒电流，上述第一晶体管在一端与被供给固定电位的第二线连接，在另一端与恒电流发送部的另一端连接，在控制端接受将第一电源电压降压后的第二电源电压的施加；第二逆变器部，是利用第一电源电压进行动作并将连接在恒电流发送部的另一端与第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及信号输出部，根据第二逆变器部的输出，针对利用第二电源电压动作的装置的信号输入输出端子输出电源接通清除信号。

技术领域

本发明涉及电源接通清除电路和半导体装置。

背景技术

在由基于高电源电压VDDHV动作的电路和基于低电源电压VDDLV动作的电路构成的半导体集成电路中，在仅高电源电压VDDHV作为I/O电源从外部被供给的情况下，需要通过电路内的调节器等的动作，基于高电源电压VDDHV制作作为核心电源的低电源电压VDDLV。这样制作的低电源电压VDDLV随着高电源电压VDDHV的电压值的变化而变化。因此，在高电源电压VDDHV刚升高后的期间，产生只有高电源电压VDDHV升高，低电源电压VDDLV还没有升高的状态。

在低电源电压VDDLV没有升高的状态下，基于低电源电压VDDLV动作的电路的输出信号成为“H”电平还是“L”电平不确定的不定状态。若这样的输出信号被供给到与半导体集成电路的I/O端子连接的信号输出部，则存在例如构成信号输出部的NMOS晶体管和PMOS晶体管同时导通而产生贯通电流的情况。另外，例如输入端子设定的I/O端子成为输出端子，存在与其他的IC的输出端子短路的危险性。因此，为了避免这样的状态，通过向信号输出部供给电源接通清除信号，从而进行控制使得NMOS晶体管和PMOS晶体管一同成为关断。

作为生成电源接通清除信号的电路，提出了使用级联连接的多级逆变器的电源接通清除电路(例如，专利文献1)。

专利文献1：日本专利第5476104号公报

搭载于将低电源电压VDDLV作为核心电源动作的半导体集成电路的电源接通清除电路通过例如向构成多级的逆变器中的初级的逆变器的PMOS晶体管和NMOS晶体管的栅极供给低电源电压VDDLV，互补地将各级的PMOS晶体管和NMOS晶体管控制成导通和关断，从而生成电源接通清除信号。

在这样的电源接通清除电路中，在向初级的逆变器的PMOS晶体管和NMOS晶体管的栅极施加低电源电压VDDLV时，初级的逆变器的输入成为中间电位，存在数μA的贯通电流流过的情况。因此，存在电路的消耗电流增大的问题点。

发明内容

本发明是鉴于上述问题点而完成的，其目的在于提供一种能够抑制消耗电流的电源接通清除电路。

本发明所涉及的电源接通清除电路的特征在于，具有：第一逆变器部，包括恒电流发送部和第一晶体管，上述恒电流发送部在一端与被供给第一电源电压的第一线连接，并从一端朝向另一端发送恒电流，上述第一晶体管在一端与被供给固定电位的第二线连接，在另一端与上述恒电流发送部的另一端连接，在控制端接受将上述第一电源电压降压后的第二电源电压的施加；第二逆变器部，是利用上述第一电源电压进行动作并将连接在上述恒电流发送部的另一端与上述第一晶体管的一端之间的第一节点的电位作为输入的逆变器；以及信号输出部，根据上述第二逆变器部的输出，针对利用上述第二电源电压动作的装置的信号输入输出端子输出电源接通清除信号。