[发明专利]一种结合CPLD与UART的debug方法、系统及设备

权利要求书

1.一种结合CPLD与UART的debug方法，其特征在于，包括：

将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；

建立预设字符与CPLD信号端的逻辑准位的对应关系；

将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；

通过UART将CPLD的信号符码发送至测试数据采集端。

2.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，还包括：

通过UART将CPLD的信号符码发送至BMC；

BMC将收到的CPLD的信号符码写入预设的log文件中。

3.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，所述CPLD的信号端包括：

输入信号端GPIO_1，所述输入信号包括高逻辑准位和低逻辑准位；

输出信号端GPIO_2，所述输出信号包括高逻辑准位、低逻辑准位和高阻抗逻辑准位。

4.根据权利要求3所述的结合CPLD与UART的debug方法，其特征在于，所述建立预设字符与CPLD信号端的逻辑准位的对应关系包括：

GPIO_1为低逻辑准位输入时，用字符0表示；

GPIO_1为高逻辑准位输入时，用字符1表示；

GPIO_2为低逻辑准位输入时，用字符0表示；

GPIO_2为高逻辑准位输入时，用字符1表示；

GPIO_2为高高阻抗逻辑准位输入时，用字符Z表示。

5.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，所述UART采用型号为XR21V14x的通用异步收发器。

6.一种结合CPLD与UART的debug系统，其特征在于，包括：

数据采集模块，用于将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；

连接模块，用于建立预设字符与CPLD信号端的逻辑准位的对应关系；

转换模块，用于将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；

第一符码发送模块，用于通过UART将CPLD的信号符码发送至测试数据采集端。

7.根据权利要求6所述的结合CPLD与UART的debug系统，其特征在于，还包括：

第二符码发送模块，用于通过UART将CPLD的信号符码发送至BMC；

符码记录模块，用于BMC将收到的CPLD的信号符码写入预设的log文件中。

8.一种结合CPLD与UART的debug设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1至5任一项所述结合CPLD与UART的debug方法步骤。