[发明专利]一种ESD保护结构、集成电路及电子设备

权利要求书

1.一种SOI集成电路的全芯片ESD保护结构，其特征在于，包括：

依次相连排布于顶硅层的第一N阱区和第一P阱区；

位于第一N阱区中的第一N+区、第一P+区、第二N+区和第二P+区；

位于第一N阱区和第一P阱区连接处的第三N+区；

位于第一P阱区中的第四N+区、第三P+区、第五N+区和第四P+区；

第一电阻、第一电容、第一反相器和第二反相器；

其中，所述第一N+区和所述第二P+区与所述SOI集成电路的供电电压端导通连接；所述第四N+区和所述第四P+区与所述SOI集成电路的接地端导通连接；所述第一P+区和所述第五N+区与所述SOI集成电路的输入端或输出端连接；

其中，所述第一电阻的一端与所述供电电压端导通连接，另一端与所述第一电容及所述第一反相器的输入端导通连接；所述第一电容的一端与所述第一电阻导通连接，另一端与所述接地端导通连接；所述第一反相器的输出端与所述第二反相器的输入端及所述第三P+区导通连接；所述第二反相器的输入端与所述第二N+区导通连接；

从所述输入端或所述输出端到所述供电电压端的正向电流泄放路径依次为所述第一P+区、所述第一N阱区和所述第一N+区；

从所述供电电压端到所述输入端或所述输出端的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第五N+区；

从所述输入端或所述输出端到所述接地端的正向电流泄放路径依次为所述第一P+区、所述第一N阱区、所述第一P阱区和所述第四N+区；

从所述接地端到所述输入端或所述输出端的正向电流泄放路径依次为所述第四P+区、所述第一P阱区和所述第五N+区；

从所述供电电压端到所述接地端的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第四N+区；

从所述接地端到所述供电电压端的正向电流泄放路径依次为所述第四P+区、所述第一P阱区、所述第一N阱区和所述第一N+区。

2.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一电阻的阻值为10K,所述第一电容的电容值为400f。

3.如权利要求1所述的全芯片ESD保护结构，其特征在于，有源区上设置有多晶硅层。

4.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一N阱区下方设置有第二N阱区；所述第一P阱区下方设置有第二P阱区，所述第一N阱区的掺杂浓度大于第二N阱区，所述第一P阱区的掺杂浓度大于第二P阱区。

5.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一N阱区和所述第一P阱区下方依次为双深N阱隔离结构、P型顶硅层、埋氧化层和背衬底。

6.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一N阱区远离所述第一P阱区的一侧，和所述第一P阱区远离所述第一N阱区的一侧均设置有浅槽隔离结构。

7.一种SOI集成电路，其特征在于，包括权利要求1~6任一所述的全芯片ESD保护结构。

8.一种电子设备，其特征在于，包括权利要求7所述的SOI集成电路。