[发明专利]一种基于UVM的FPGA构件可视化测试框架和方法

说明书

本发明公开了一种基于UVM的FPGA构件可视化测试框架和方法，为用户提供可视化方式快速搭建用于完成具体FPGA构件测试验证的UVM验证平台，以可视化建立和执行测试用例、查看测试结果，达到快速完成FPGA构件测试验证过程的目的。

技术领域

本发明属于信号处理技术领域，具体涉及一种FPGA构件测试框架和方法。

背景技术

近年来，在信号处理领域，长期作为信号处理核心芯片的数字信号处理芯片(DSP)和中央处理器(CPU)，由于主频很难进一步提升，且并行处理能力不足，已经无法适应信号处理的发展要求。

大规模可编程门阵列(FPGA)由于其并行处理能力强，以及集成度高、功耗低的特点，逐渐替代DSP和CPU芯片成为信号处理算法实现的主力，CPU+FPGA的异构处理架构成为信号处理机的典型实现架构。

FPGA程序的测试验证一直是FPGA程序开发过程中的一个瓶颈，传统的FPGA测试验证手段，采用手工编写测试激励数据、测试驱动代码和测试结果收集代码，并采用人工比对方式判断测试结果是否正确，自动化程度低，测试过程不仅耗时长，而且可靠性差，无法达到理想的测试验证效果。

Universal Verification Methodology(UVM)是Accellera公司于2010年推出的基于SystemVerilog语言的一套验证方法学，它将验证平台分为序列发生器、驱动器、监视器、记分板、参考模型、输入代理器、输出代理器等基础组件，并分别为这些组件提供了可以继承和扩展的基类，用户可以在这些基类的基础上定制所需的验证组件，搭建特定的验证平台。

UVM验证平台相对于传统测试验证方式，结构严谨、功能齐全、可靠性高，可以达到相对理想的测试验证效果，然而，由于用户开发的FPGA构件形式不一，每测试一个新的FPGA构件都需要重新设计一套UVM验证组件，搭建一个新的UVM验证平台，这使得测试验证周期大大拉长。

UVM验证平台是基于事务级传输模型的高层次验证平台，即，UVM验证平台能否通用的一个关键点是，构件能否建立统一的事务级传输模型，一个构件一般都包括若干个输入接口和输出接口，一次事务级传输由这些输入接口和输出接口的一次或多次传输构成，因此，事务级传输模型的底层是这些接口的总线传输模型。

一些大型的FPGA芯片生产厂商例如Xilinx公司、Altera公司，都对其提供的FPGA内部资源如ram、fifo、常用计算IP等都提供了标准接口，目前为axi4-stream、axi4、axi4_lite三种标准接口，FPGA的各种外部接口资源如Serial RAPIDIO高速串行传输通道、DDR3SDRAM、DDR2 SDRAM、LPDDR2 SDRAM、QDRII+SRAM等存储器接口也都提供了转为这三种标准接口的转换逻辑，因此，对于用户自行开发的FPGA构件，我们仅需要建立这三种标准接口的总线传输模型，并在其之上建立构件的事务级传输模型，就可以覆盖大多数FPGA构件的测试需求，对于具有非标准接口形式的构件，由于不符合开发通用化测试框架的条件，不在本发明所覆盖的测试对象范围内。

发明内容

本发明为了解决现有技术存在的问题，提出了一种基于UVM的FPGA构件可视化测试框架和方法，为了实现上述目的，本发明采用了以下技术方案。

测试框架包括：可视化界面层、后台计算层、数据库存储层。

可视化界面层包括：可视化项目管理菜单模块、可视化被测源代码管理模块、可视化事务级传输模型选择模块、可视化构件接口设置模块、可视化配置参数设置模块、可视化基础约束设置模块、可视化测试用例管理和定制模块、可视化测试结果查看模块。

后台计算层包括：测试工程文件自动生成模块、验证组件自动生成模块、基础测试用例及自动生成模块。