[发明专利]半导体结构及其制造方法

说明书

本发明的一些实施例提供了一种半导体结构，其包括衬底和部分设置在衬底中的外延区域。外延区域包括晶格常数大于衬底的晶格常数的物质。外延区域中的物质的浓度分布从外延区域的底部到外延区域的顶部单调增加。外延区域的第一层具有为约2的高度与宽度比。第一层是紧挨衬底设置的层，并且第一层具有的物质的平均浓度为从约10％至约40％。第二层设置在第一层上方。第二层具有底部，底部具有的物质浓度为从约20％至约50％。本发明涉及半导体结构及其制造方法。

分案申请

本申请是2015年05月18日提交的标题为“半导体结构及其制造方法”、专利申请号为201510252597.3的分案申请。

技术领域

本发明涉及半导体结构及其制造方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)的按比例缩小能够持续改进速度、性能、功能密度和生产成本。进一步改进MOSFET性能的一种方式是通过向晶体管的沟道区域选择性施加应力。应力使半导体晶格变形(即，发生应变)，并且变形进而影响半导体的能带排列和晶格结构。

为了增强金属氧化物半导体(MOS)器件的性能，可以在MOS器件的沟道区域中引入应力以提高载流子迁移率。通常，期望在源极-漏极方向上在n型MOS(“NMOS”)器件的沟道区域中引入拉伸应力，而在源极-漏极方向上在p型MOS(“PMOS”)器件的沟道区域中引入压缩应力。

用于向PMOS器件的沟道区域施加压缩应力的通用方法是通过在源极和漏极区域中生长SiGe应力源。这种方法通常包括以下步骤：在硅衬底上形成栅极堆叠件，在栅极堆叠件的侧壁上形成间隔件，在硅衬底中以及邻近栅极间隔件形成凹槽，以及在凹槽中外延生长SiGe应力源。然后执行退火。由于SiGe比硅具有更大的晶格常数，所以其在退火之后扩展并向对应的MOS器件的沟道区域施加压缩应力，其中沟道区域位于源极SiGe应力源和漏极SiGe应力源之间。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：衬底；以及外延区域，部分地设置在所述衬底中，包括：具有大于所述衬底的第二晶格常数的第一晶格常数的物质；所述物质的浓度分布从接近所述衬底的部分到逐渐远离所述衬底的部分单调增加；和多层结构，所述多层结构的每一层的所述物质的平均浓度均不同于其他层，所述多层结构包括：第一层，邻近所述外延区域与所述衬底的界面，并且所述第一层中的所述物质的平均浓度为从约10％至约40％，所述第一层包括：底部厚度；和横向厚度，其中，所述底部厚度与所述横向厚度的厚度比率为约2；和第二层，设置所述第一层上方，包括：底部，具有从约20％至约50％的所述物质的浓度；和掺杂物。

在上述半导体结构中，从周期表的第四族元素中选择所述物质。

在上述半导体结构中，所述第一层的所述底部厚度为从约10nm至约20nm。

在上述半导体结构中，所述底部包括从约5nm至约20nm的垂直厚度。

在上述半导体结构中，所述第二层中的所述掺杂物包括从约1.5E20/cm³至约3E20/cm³的掺杂浓度。

在上述半导体结构中，所述第一层包括掺杂浓度低于1E19/cm³的掺杂物。

在上述半导体结构中，还至少包括位于所述衬底上并且邻近所述外延区域的栅极和间隔件。