[发明专利]一种基于LaTeX的四则运算与三角函数混合运算公式转换Verilog代码的方法

权利要求书

1.一种基于LaTeX的四则运算与三角函数混合运算公式转换Verilog代码的方法，其特征在于，包括以下步骤：

S1，预处理LaTeX数学公式，筛选符合规则的数学公式；

S2，处理数学公式，分离参变量与运算步骤，归类输入变量、输出变量、中间变量与参数；

S3，将分离的运算步骤排序，得出运算与寄存操作顺序；

S4，根据运算与寄存操作顺序生成可综合Verilog代码；

所述S1，其中筛选出符合规则的数学公式以AimEqualExpressions格式保存；

所述S2，处理数学公式，分离参变量与运算步骤，归类输入变量、输出变量、中间变量与参数，包括以下步骤：

S20，依次将合法数学公式的Aim，即结果名部分存入Aim_Variables列表，将Expressions，即公式部分存入Formulas列表；

S21，取出Formulas列表中一项以运算符号为断点将文本切分成若干项运算参变量与运算符，按原公式顺序存入Normal_Formula列表，并将变量存入Chg_Variables列表，将参数存入Param_Variables列表；

S22，将Normal_Formula列表中运算参变量与运算符依次取出，根据中缀式转后缀式法则按后缀式顺序存入RPN_Formula列表，将RPN_Formula列表中运算参变量与运算符依次取出，当取出的运算参变量与运算符组成新的运算步骤时，将运算步骤存入Operations列表，并将操作结果变量存入Intermediate_Variables列表，直至RPN_Formula列表中元素全部取出；

S23，重复执行S21～S22，直至完成对Formulas列表中所有公式的处理；

S24，归类输入变量、输出变量、中间变量与参数，将Chg_Variables列表内不存在于Aim_Variables列表中的变量存入Input_Variables列表，将Aim_Variables列表内不存在于Chg_Variables列表中的变量存入Output_Variables列表，并将同时出现在Chg_Variables列表和Aim_Variables列表中的变量与Intermediate_Variables列表合并为Reg_Variables，参数的Param_Variables列表在S21中已经分类完成；

所述S3，将分离的运算步骤排序，得出运算与寄存操作顺序，包括以下步骤：

S30，给所有变量添加一个“可操作”标签，初始值设置为“无效值”，且所有同名变量共用一个标签，若标签为“有效值”，则表示该变量可参与与其相关的运算；

S31，将Input_Variables列表与Param_Variables列表中变量的“可操作”标签设置为有效值；

S32，遍历Operations列表查找未运算的N1个加法、N2个减法、N3个乘法、N4个除法与N5个三角函数运算步骤，且上述运算步骤中参与运算变量的“可操作”标签为有效值，在第n个时钟执行上述运算步骤，并在n+n1个时钟将加法运算结果变量的“可操作”标签设置为有效值，在第n+n2个时钟将减法运算结果变量的“可操作”标签设置为有效值，在第n+n3个时钟将乘法运算结果变量的“可操作”标签设置为有效值，在第n+n4个时钟将除法运算结果变量的“可操作”标签设置为有效值，在第n+n5个时钟将三角函数运算结果变量的“可操作”标签设置为有效值，其中N1、N2、N3、N4、N5分别为浮点加法器数量、浮点减法器数量、浮点乘法器数量、浮点除法器数量、三角函数运算模块数量，n表示状态机的时钟状态，n1、n2、n3、n4、n5分别为现有浮点加法器IP输出延迟时钟、现有浮点减法器IP输出延迟时钟、现有浮点乘法器IP输出延迟时钟、现有浮点除法器IP输出延迟时钟、现有三角函数IP延迟时钟；

S33，重复执行S32，时钟状态逐次累加，直至Operations列表中所有运算步骤均被计算后清零；

所述S4，根据运算与寄存操作顺序生成可综合Verilog代码，包括以下步骤：

S40，根据n1、n2、n3、n4、n5，即各运算器延迟时钟调用已有的浮点四则运算与三角函数IP；

S41，生成公式运算Verilog代码，根据Input_Variables列表、Output_Variables列表与Intermediate_Variables列表生成模块输入、输出信号与寄存器代码，根据Param_Variables列表生成参数代码，根据N1、N2、N3、N4、N5即各运算器数量生成例化代码，根据S3中运算与寄存操作排序结果生成状态机代码。