[发明专利]存储器电路中的字线故障状况的快速检测的电路和方法在审

专利信息
申请号: 202010079276.9 申请日: 2020-02-03
公开(公告)号: CN111508548A 公开(公告)日: 2020-08-07
发明(设计)人: S·库马尔;A·帕沙克 申请(专利权)人: 意法半导体国际有限公司
主分类号: G11C29/44 分类号: G11C29/44;G11C29/12;G11C29/18;G11C29/26
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华
地址: 荷兰斯*** 国省代码: 暂无信息
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摘要:
搜索关键词: 存储器 电路 中的 故障 状况 快速 检测 方法
【权利要求书】:

1.一种电路,包括:

第一存储器阵列,包括多个字线;

行解码器,位于所述第一存储器阵列的一侧上,并且被配置成响应于行地址而选择性地驱动所述多个字线;以及

第一字线故障检测电路,位于所述第一存储器阵列的相对侧上,所述第一字线故障检测电路包括:

第一钳位电路,被配置成将所述第一存储器阵列的所述相对侧处的所述多个字线钳位到地;

第一编码器电路,被配置成对在所述第一存储器阵列的所述相对侧处的所述多个字线上的信号进行编码以生成第一编码地址;以及

第一比较器电路,被配置成将所述第一编码地址与所述行地址进行比较,并且如果所述第一编码地址与所述行地址不匹配,则设置第一错误标志,所述第一错误标志指示在所述第一存储器阵列的所述一侧与所述第一存储器阵列的所述相对侧之间的断开字线故障的存在。

2.根据权利要求1所述的电路,还包括控制电路,所述控制电路被配置成激活所述第一钳位电路并且将所述行地址施加到所述行解码器,并且然后在所述第一编码器电路操作之前,解除激活所述第一钳位电路,以对所述多个字线上的所述信号进行编码并且生成所述第一编码地址。

3.根据权利要求2所述的电路,其中所述第一钳位电路包括在所述第一存储器阵列的所述相对侧处连接到所述多个字线的多个晶体管,所述多个晶体管由所述控制电路激活以将所述多个字线电连接到地。

4.根据权利要求1所述的电路,其中所述第一编码器电路是M×N编码器,其中M等于字线的数目,并且N等于所述行地址中的位的数目。

5.根据权利要求1所述的电路,其中所述第一编码器电路还被配置成对所述多个字线上的信号进行编码以生成补码第一编码地址,并且其中所述比较器电路还被配置成将所述补码第一编码地址与所述行地址的补码进行比较,并且如果所述补码第一编码地址与所述补码行地址不匹配,则设置所述第一错误标志。

6.根据权利要求1所述的电路,其中到地的所述多个字线的所述钳位将在字线的一部分上的累积电荷放电,所述字线的一部分由于所述第一存储器阵列的所述一侧与所述第一存储器阵列的所述相对侧之间的所述断开字线故障的所述存在而浮置。

7.根据权利要求1所述的电路,还包括:

第二存储器阵列,包括所述多个字线;

其中所述行解码器位于所述第二存储器阵列的一侧上;以及

第二字线故障检测电路,位于所述第二存储器阵列的相对侧上,所述第二字线故障检测电路包括:

第二钳位电路,被配置成将所述第二存储器阵列的所述相对侧处的所述多个字线钳位到地;

第二编码器电路,被配置成对在所述第二存储器阵列的所述相对侧处的所述多个字线上的信号进行编码,以生成第二编码地址;以及

第二比较器电路,被配置成将所述第二编码地址与所述行地址进行比较,并且如果所述第二编码地址与所述行地址不匹配,则设置第二错误标志,所述第二错误标志指示所述断开字线故障的存在。

8.根据权利要求7所述的电路,还包括控制电路,所述控制电路被配置成激活所述第一钳位电路和所述第二钳位电路并且将所述行地址施加到所述行解码器,并且然后在所述第一编码器电路和所述第二编码器电路操作之前,解除激活所述第一钳位电路和所述第二钳位电路,以对所述多个字线上的所述信号进行编码,并且生成所述第一编码地址和所述第二编码地址。

9.根据权利要求8所述的电路,其中所述第一钳位电路和所述第二钳位电路中的每个钳位电路包括在所述第一存储器阵列的所述相对侧处连接到所述多个字线的多个晶体管,所述多个晶体管由所述控制电路激活以将所述多个字线电连接到地。

10.根据权利要求7所述的电路,其中所述第一编码器电路和所述第二编码器电路中的每个编码器电路是M×N编码器,其中M等于字线的数目,并且N等于所述行地址中的位的数目。

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